面向標準單元庫的MOS器件大型可尋址測試芯片的研究、設(shè)計與實現(xiàn).pdf

1、隨著半導體工藝技術(shù)的發(fā)展，集成電路的工藝節(jié)點不斷減小。先進納米工藝下，復雜的工藝制造過程導致晶體管性能不穩(wěn)定甚至異常。晶體管特性的大幅漂移對器件模型的可信度提出了挑戰(zhàn)，研究具有高精度和面積利用率的，用于晶體管參數(shù)提取、性能檢測的可尋址測試芯片顯得越來越重要。標準單元是數(shù)字電路設(shè)計的基礎(chǔ)，電路中的每一個晶體管具有特定的環(huán)境，設(shè)計具有類似產(chǎn)品環(huán)境的晶體管測試結(jié)構(gòu)既可用于建立精確的工藝參數(shù)模型和偏差模型，又可對標準單元的性能進行預測，對于提升

2、集成電路制造工藝成品率和提高產(chǎn)品良率起著至關(guān)重要的作用。本文以標準單元中的晶體管特性為中心，對具有高精度和面積利用率的MOSFET大型可尋址測試芯片展開了如下研究:
　　1)針對MOSFET性能參數(shù)提取、建模和偏差檢測的需要，以及先進工藝精確建模對于測試結(jié)構(gòu)數(shù)量的要求，提出了一種MOSFET大型可尋址測試芯片的設(shè)計方法。該設(shè)計最多同時可擺放2048個MOSFET而只需要15個I/O PAD，并且可以實現(xiàn)每個MOSFET性能參數(shù)的準

3、確測量，包括亞閾值漏電流，線性和飽和區(qū)閾值電壓，線性漏端電流和飽和漏端電流。該測試結(jié)構(gòu)為第二層金屬可測，縮短了測量周期?；?6nm FinFET工藝的MOSFET大型可尋址測試結(jié)構(gòu)的流片和測量，驗證了該方法的可行性和準確度;
　　2)針對標準單元中MOSFET具有特定環(huán)境的前提，設(shè)計了一種可以準確反映其特性的、具有類似工作環(huán)境的測試結(jié)構(gòu)。該結(jié)構(gòu)以保持前段、中段版圖不變，對后段金屬繞線稍作修改為原則，從而還原MOSFET在標準單元