近閾值高能效抗工藝偏差的標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì).pdf

1、移動(dòng)互聯(lián)網(wǎng)的日益發(fā)展，對(duì)移動(dòng)智能終端的性能需求越來越高，直接帶動(dòng)了其核心的系統(tǒng)芯片（System on Chip,SoC）性能的快速提升，促進(jìn)了SoC芯片從傳統(tǒng)的低功耗、低性能向高性能、高能效轉(zhuǎn)變。當(dāng)前降低工作電壓已成為提高CMOS電路能效的主要方法，研究表明，在如今的先進(jìn)工藝中，電路最高效能點(diǎn)出現(xiàn)在近閾值工作區(qū)域附近。但是隨著電壓的降低，標(biāo)準(zhǔn)單元特性受工藝偏差、電壓偏差和溫度偏差的影響越來越大，其中受工藝偏差的影響尤為顯著，因此建立一

2、套近閾值高能效抗工藝偏差的標(biāo)準(zhǔn)單元庫(kù)十分重要。
　　本論文主要工作首先介紹各種偏差對(duì)邏輯單元性能的影響，重點(diǎn)分析工藝偏差對(duì)靜態(tài)電路和動(dòng)態(tài)電路性能的影響，得出動(dòng)態(tài)電路受工藝偏差影響程度是靜態(tài)電路的兩倍，其中與反饋回路有關(guān)的保持晶體管是引起動(dòng)態(tài)電路性能偏差的主要因素。然后介紹組合邏輯單元和時(shí)序邏輯單元的高能效抗工藝偏差的設(shè)計(jì)，組合邏輯部分的設(shè)計(jì)主要是通過調(diào)節(jié)寬長(zhǎng)比，增大晶體管尺寸達(dá)到高能效抗工藝偏差的目的;時(shí)序邏輯部分首先介紹新型觸發(fā)

3、器S2CFF（Static Single-phase Contention-freeFlip-Flop）的結(jié)構(gòu)，然后利用邏輯功效模型優(yōu)化S2CFF的性能，利用時(shí)序失效模型優(yōu)化S2CFF的抗工藝偏差能力。最后利用ISCAS89測(cè)試電路和SHA-256芯片進(jìn)行單元庫(kù)的驗(yàn)證。除此之外，為了滿足多種設(shè)計(jì)需求，本論文不僅設(shè)計(jì)了組合邏輯單元和時(shí)序邏輯單元，而且還對(duì)每一單元進(jìn)行不同驅(qū)動(dòng)系數(shù)的設(shè)計(jì);在進(jìn)行版圖設(shè)計(jì)時(shí)，采用新的版圖設(shè)計(jì)方法，以減少面積消耗

4、;版圖設(shè)計(jì)完成后，本文還進(jìn)行了單元信息庫(kù)和Verilog模型的設(shè)計(jì)。
　　本文在SMIC40nm工藝下完成近閾值抗工藝偏差標(biāo)準(zhǔn)單元庫(kù)的設(shè)計(jì)，并應(yīng)用于驗(yàn)證電路中，得到相比采用SMIC單元庫(kù)時(shí)電路的性能、抗工藝偏差和能效的收益。(1)應(yīng)用于時(shí)序基準(zhǔn)測(cè)試電路集(ISCAS89)中的七個(gè)電路中，得到11.54％～25.26％的性能收益、8.42％～24.19％的抗工藝偏差收益和17.7％～26.6％能效收益。(2)應(yīng)用在SHA-256解碼