基于EDA工具的標(biāo)準(zhǔn)單元低功耗設(shè)計(jì)方法研究.pdf

1、伴隨著科學(xué)技術(shù)的發(fā)展，集成電路加工工藝不斷的進(jìn)步，集成電路的幾何尺寸越來越小，集成度越來越高。但在工藝尺寸不斷縮小的同時(shí)，無用功耗所占比例也在持續(xù)的增加。當(dāng)工藝技術(shù)發(fā)展到納米級(jí)后，無用功耗中的漏功耗所占比例越來越高，達(dá)到了總功耗的一半以上。低漏功耗設(shè)計(jì)技術(shù)已經(jīng)成為集成電路設(shè)計(jì)中亟待解決的突出問題。
　　基于 EDA工具的標(biāo)準(zhǔn)單元設(shè)計(jì)方法，是當(dāng)前人們最通用的數(shù)字集成電路設(shè)計(jì)的方法，在數(shù)字芯片的設(shè)計(jì)中地位突出。設(shè)計(jì)出低漏功耗的標(biāo)準(zhǔn)單元

2、是降低芯片能耗的有效手段，具有重要的現(xiàn)實(shí)意義。
　　本文通過利用EDA工具探索反相器（CMOS）標(biāo)準(zhǔn)單元的低漏功耗設(shè)計(jì)方法，找出有效地降低漏功耗的途徑，并推廣至其它的標(biāo)準(zhǔn)單元設(shè)計(jì)中。然后，總結(jié)出低漏功耗標(biāo)準(zhǔn)單元的設(shè)計(jì)流程，在中芯國際130nm的工藝技術(shù)條件下，設(shè)計(jì)具有低漏功耗性能的標(biāo)準(zhǔn)單元，并使之能與原單元庫中的單元兼容，為整體的集成電路低漏功耗設(shè)計(jì)打下基礎(chǔ)。
　　根據(jù)標(biāo)準(zhǔn)單元設(shè)計(jì)的技術(shù)流程，本文的研究工作按以下幾個(gè)步驟進(jìn)行

3、：
　　1、根據(jù)漏功耗產(chǎn)生原因，對(duì)中芯國際130nm單元庫中的標(biāo)準(zhǔn)單元的漏能耗進(jìn)行分析，通過改進(jìn)電路結(jié)構(gòu)、優(yōu)化電路尺寸，使漏功耗得到減?。?br>　　2、按照改進(jìn)后的設(shè)計(jì)方法進(jìn)行低漏功耗單元的版圖繪制。嚴(yán)格按照SMIC13工藝規(guī)則進(jìn)行設(shè)計(jì)，包括標(biāo)準(zhǔn)單元的寬度、高度，以及 PIN的位置等等問題；
　　3、進(jìn)行布局布線庫的設(shè)計(jì)，應(yīng)用Abstract 軟件，對(duì)標(biāo)準(zhǔn)單元進(jìn)行物理抽象提取，為后面的自動(dòng)布局布線做準(zhǔn)備；
　　4、進(jìn)