基于掃描結(jié)構(gòu)的低功耗測試方法研究.pdf

1、隨著集成電路制造技術(shù)的發(fā)展及納米時代的到來,高集成度使得芯片的測試功耗成為集成電路設(shè)計必須考慮的重要因素。采用掃描結(jié)構(gòu)的可測試性設(shè)計(Design for Testability,DFT)方法,能夠提高測試覆蓋率,縮短測試時間。本文詳細分析了掃描測試的基本原理和設(shè)計流程,分別針對掃描測試過程中的動態(tài)和靜態(tài)功耗提出了有效的優(yōu)化方案。
　　 首先,介紹了可測試性全掃描技術(shù),并分析了四種類型的可掃描單元。提出了一種新型測試功耗分類方案

2、,新方案使得功耗層次更加清晰,功耗類型分析也更加細致。本文重點在于研究新的測試動態(tài)功耗和靜態(tài)功耗優(yōu)化方法。
　　 在動態(tài)功耗優(yōu)化的分析中,提出了兩種優(yōu)化方案:常值法和電壓法。常值法設(shè)計了新型的觸發(fā)器結(jié)構(gòu),能夠?qū)呙枰迫脒^程中連接組合邏輯的觸發(fā)器輸出鎖定為常值“0”或“1”。并通過邏輯門增加方案有效地實現(xiàn)了對測試過程中組合邏輯的無用翻轉(zhuǎn)的控制。通過在ISCAS89基臺上實驗,經(jīng)過常值法優(yōu)化后,總測試功耗降低將近23％。
　　

3、 電壓法是采用增加門控晶體管來控制與觸發(fā)器相連的第一級組合邏輯單元的供電,從而阻止掃描信號向組合邏輯的擴散。與常值法相比電壓法對電路面積和延遲的影響更小,而且同樣有非常好的功耗優(yōu)化效果。通過對ISCAS89測試電路的分析,電壓法比常值法對面積和延遲性能的改善提高了近62％和94％。
　　 靜態(tài)功耗的優(yōu)化設(shè)計主要是基于門控功耗單元的使用。文章大膽的將門控功耗單元用于可測試性設(shè)計,提出了新的觸發(fā)器和時鐘單元布局方法以及新的電源地網(wǎng)