基于片上網(wǎng)絡的低功耗測試調(diào)度技術(shù)研究.pdf

1、隨著超大規(guī)模集成電路集成度和復雜度的提高，尤其是系統(tǒng)芯片SoC(System-on-Chip)與片上網(wǎng)絡NoC(Network-on-Chip)的蓬勃發(fā)展，使得集成電路的測試面臨越來越多的挑戰(zhàn)。測試功耗、測試數(shù)據(jù)量和測試應用時間三大問題一直是近年來測試研究所關(guān)注的重要方面。隨著工藝發(fā)展和各種高性能、便攜式設備的廣泛使用，電子設備的功耗問題已經(jīng)日益突出，它已經(jīng)成為設計與測試中必須關(guān)注的重要方面。一個性能良好的系統(tǒng)既取決于低功耗設計技術(shù)，也

2、取決于所采用的低功耗約束的測試技術(shù)。
　　 多核芯片測試數(shù)據(jù)量的增加，導致測試功耗急劇上升。因此研究多核芯片BIST低功耗測試模式生成和應用，具有十分重要的意義。在基于多核的設計中，NoC是一種新的范例。NoC測試時重用片上通信網(wǎng)絡為減少測試代價起到了決定性作用。然而，在當今的高密度系統(tǒng)上的功耗限制惡化了測試調(diào)度的難題。針對NoC測試時峰值功耗過高的問題，本文首先提出了一種低功耗的測試調(diào)度算法，對于每個端口測試時都優(yōu)先選擇具有最

3、低功耗的核進行調(diào)度，使得每個核都以最低功耗進行調(diào)度，由局部最優(yōu)達到總體最優(yōu)，有效地降低了測試總功耗。
　　 本文研究了基于多核的BIST低功耗測試模式生成體系結(jié)構(gòu)，同時，研究面向低功耗的多核測試訪問機制TAM(Test Access Mechanism)和控制電路共享的策略問題。研究如何把多核芯片BIST測試調(diào)度問題模型化為一個多約束、特別是功耗約束條件下資源優(yōu)化問題，并通過調(diào)度算法來綜合解決測試功耗、測試時間和面積開銷問題。本