SoC測(cè)試中的低功耗與數(shù)據(jù)壓縮方法研究.pdf

1、隨著系統(tǒng)集成度與加工技術(shù)的飛速發(fā)展，特別是系統(tǒng)芯片(System-on-a-Chip，SoC)的出現(xiàn)，集成電路(Integrated Circuit，IC)進(jìn)入了一個(gè)新的發(fā)展時(shí)期。SoC采用的是以復(fù)用知識(shí)產(chǎn)權(quán)(Intellectual Property，IP)核為主的設(shè)計(jì)技術(shù)，將整個(gè)系統(tǒng)(或子系統(tǒng))映射到單個(gè)芯片上，極大縮短了開發(fā)周期，又可以縮小產(chǎn)品體積、提高系統(tǒng)整體性能。SoC的高集成度和復(fù)雜度為SoC測(cè)試帶來了挑戰(zhàn)。一般來說，SoC

2、測(cè)試時(shí)的功耗比其正常運(yùn)行時(shí)的高得多，這將影響到集成電路的可靠性、性能、成本和電池壽命。同時(shí)隨著SoC集成IP核數(shù)目的增多，測(cè)試數(shù)據(jù)量和測(cè)試時(shí)間快速增加，使得測(cè)試成本顯著上升。 在SoC測(cè)試中，采用掃描結(jié)構(gòu)可提高電路內(nèi)部節(jié)點(diǎn)的可控制性和可觀察性。它已成功地應(yīng)用于當(dāng)前流行的可測(cè)性設(shè)計(jì)方法中，因此掃描測(cè)試中的低功耗方法受到學(xué)術(shù)界和工業(yè)界的關(guān)注。測(cè)試數(shù)據(jù)壓縮技術(shù)是目前能夠解決SoC測(cè)試數(shù)據(jù)量問題的一種直接且有效的方法。該技術(shù)能在保證測(cè)試

3、質(zhì)量的前提下，有效地減少集成電路的測(cè)試數(shù)據(jù)量和測(cè)試時(shí)間。本文的主要工作如下： 針對(duì)低功耗測(cè)試問題，本文提出了一種基于選擇觸發(fā)的低功耗掃描鏈結(jié)構(gòu)。該結(jié)構(gòu)是利用一個(gè)和掃描鏈等長(zhǎng)的掃描移位寄存器，對(duì)傳統(tǒng)掃描鏈進(jìn)行改造得到的。它有效地降低了傳統(tǒng)掃描鏈掃描移位過程中的動(dòng)態(tài)功耗，并提高了掃描頻率，同時(shí)它所需要的測(cè)試數(shù)據(jù)為原始測(cè)試向量集的差分向量序列集合，編碼壓縮差分序列中連續(xù)“0”的測(cè)試數(shù)據(jù)后，在解壓測(cè)試時(shí)不需要分離的循環(huán)掃描移位寄存器(C

4、yclical Scan Register，CSR)。在ISCAS'89基準(zhǔn)電路上進(jìn)行的實(shí)驗(yàn)表明，該方法與傳統(tǒng)的串行掃描技術(shù)相比，能有效地降低掃描移位過程中的平均功耗。 針對(duì)測(cè)試數(shù)據(jù)壓縮問題，本文提出了一種新的基于連續(xù)和交替序列編碼的測(cè)試數(shù)據(jù)壓縮方案。該方案采用變長(zhǎng)到變長(zhǎng)的編碼方式對(duì)測(cè)試序列中連續(xù)的“0”和“1”以及交替變化位的長(zhǎng)度進(jìn)行編碼。代碼字由前綴和尾部組成，用前綴表明編碼的序列類型。通過分析可知該方案的解壓電路的結(jié)構(gòu)簡(jiǎn)單