基于多特征序列編碼的SoC測(cè)試數(shù)據(jù)壓縮方法研究.pdf

1、隨著基于IP核復(fù)用的系統(tǒng)芯片(System-on-a-Chip，SoC)設(shè)計(jì)技術(shù)的出現(xiàn)，極大的增加了芯片設(shè)計(jì)產(chǎn)量且縮短了產(chǎn)品投放市場(chǎng)的時(shí)間，然而隨著集成的IP核數(shù)目的增加，使得芯片測(cè)試所需的測(cè)試數(shù)據(jù)量也飛速增加；同時(shí)，由于自動(dòng)測(cè)試設(shè)備(Auto Test Equipment，ATE)的昂貴，使得SoC的測(cè)試成本飛速上升，SoC的測(cè)試問(wèn)題已經(jīng)受到越來(lái)越廣泛的關(guān)注。為了解決SoC測(cè)試數(shù)據(jù)量過(guò)大的問(wèn)題，一種最直接有效的方法就是對(duì)測(cè)試數(shù)據(jù)進(jìn)行壓

2、縮。 本論文在分析了幾種測(cè)試數(shù)據(jù)編碼壓縮的基礎(chǔ)上，提出了兩種新的編碼壓縮方案，其中主要內(nèi)容有： (1)介紹了測(cè)試技術(shù)基礎(chǔ)以及SoC測(cè)試中遇到的問(wèn)題，總結(jié)了目前測(cè)試數(shù)據(jù)壓縮技術(shù)的國(guó)內(nèi)外研究成果，主要可分為內(nèi)建自測(cè)試和外建自測(cè)試兩類壓縮方法。并針對(duì)兩類方法都舉出一些主要的方案進(jìn)行闡述，剖析其內(nèi)在原理及特點(diǎn)。 (2)第一種方案--對(duì)多特征序列編碼的方案。FDR碼只對(duì)0游程編碼，對(duì)連續(xù)的1和交替序列的編碼效率很低，因此提

3、出了針對(duì)測(cè)試數(shù)據(jù)中四種特征序列進(jìn)行編碼的策略。主要思想是將測(cè)試集看成由四種特征序列組成的數(shù)據(jù)流，對(duì)不同的序列采用同等的編碼規(guī)則，提高編碼效率。并在FDR碼的基礎(chǔ)上，提出了兩種針對(duì)多特征序列的編碼規(guī)則，并給出其解碼硬件結(jié)構(gòu)。 (3)第二種方案--針對(duì)變長(zhǎng)輸入Huffman碼方案中只對(duì)0游程長(zhǎng)度進(jìn)行統(tǒng)計(jì)編碼的缺陷，提出一種新的基于游程長(zhǎng)度的統(tǒng)計(jì)模式集合，根據(jù)新的集合對(duì)測(cè)試集中各種游程長(zhǎng)度的出現(xiàn)頻率進(jìn)行統(tǒng)計(jì)，再進(jìn)行Huffman編碼，