模數(shù)混合信號(hào)電路測(cè)試的低功耗設(shè)計(jì)優(yōu)化方法研究.pdf

1、隨著混合集成電路規(guī)模的不斷擴(kuò)大和設(shè)計(jì)復(fù)雜度的不斷提高,對(duì)其測(cè)試所遇到的困難越來(lái)越多,導(dǎo)致測(cè)試功耗也隨之大幅度增加。目前,測(cè)試功耗是影響測(cè)試及生產(chǎn)成本的主要因素,為降低混合集成電路成本、提高市場(chǎng)占有率,需將降低測(cè)試功耗和設(shè)計(jì)低功耗的測(cè)試方法作為研究指標(biāo)。
　　對(duì)混合信號(hào)電路測(cè)試功耗做優(yōu)化設(shè)計(jì)所需的工作包含三個(gè)方面內(nèi)容:分析混合信號(hào)電路測(cè)試方法;找出測(cè)試功耗來(lái)源;對(duì)測(cè)試功耗進(jìn)行優(yōu)化并驗(yàn)證是否達(dá)到優(yōu)化效果。
　　在測(cè)試方法方面,分

2、析了混合信號(hào)電路的邊界掃描測(cè)試和基于DSP的測(cè)試方法。研究了測(cè)試功耗的來(lái)源,并將其分為三類(lèi),分別做了低功耗設(shè)計(jì):針對(duì)測(cè)試條件所產(chǎn)生的功耗進(jìn)行建模并做出估計(jì),從模型估計(jì)公式入手分析降低測(cè)試功耗的幾種方法;針對(duì)測(cè)試設(shè)備所產(chǎn)生的功耗,對(duì)測(cè)試系統(tǒng)中部分模塊做了基于低功耗的修改;針對(duì)不同測(cè)試激勵(lì)引起的功耗,采用了遺傳算法搜索最優(yōu)的低功耗測(cè)試激勵(lì)。
　　以混合電路的典型代表ADC為例,對(duì)低功耗測(cè)試激勵(lì)以及低功耗測(cè)試系統(tǒng)進(jìn)行了驗(yàn)證。驗(yàn)證結(jié)果表明