數(shù)?；旌想娐饭摹肼晠f(xié)同優(yōu)化設(shè)計方法研究.pdf

1、隨著信息社會對便攜產(chǎn)品和嵌入式系統(tǒng)需求的不斷增多，集成電路向著超大規(guī)模、深亞微米、數(shù)模混合方向發(fā)展，電路系統(tǒng)不僅功耗越來越大、噪聲越來越大，而且二者的相關(guān)性越來越強，在設(shè)計中須同時考慮低功耗和低噪聲的問題，將二者作為相關(guān)指標(biāo)來進(jìn)行設(shè)計，即采用功耗——噪聲協(xié)同優(yōu)化設(shè)計。 對數(shù)模混合電路進(jìn)行功耗——噪聲協(xié)同優(yōu)化設(shè)計主要包括兩個方面，即功耗——噪聲的估計和優(yōu)化。本文歸納總結(jié)了前人對數(shù)字電路部分的功耗估計和優(yōu)化技術(shù)，重點研究了針對模擬電

2、路進(jìn)行功耗估計的方法。以模數(shù)轉(zhuǎn)換器電路為例，建立了其功耗估計的解析模型。該模型具有結(jié)構(gòu)簡單，易于植入設(shè)計工具內(nèi)的優(yōu)點。實驗結(jié)果表明，該模型具有較高的功耗估計精度。 在噪聲估計方面，研究建立了串?dāng)_噪聲的估算模型和襯底耦合噪聲的估算模型，串?dāng)_噪聲估算模型的精度與采用Hspice模擬的結(jié)果相比，相對誤差在8％以內(nèi)。襯底耦合噪聲估算模型的估算值與等效電阻——電容網(wǎng)絡(luò)模型的估算值相比，相對誤差在15％以內(nèi)。二者的計算復(fù)雜度及耗費的模擬時間

3、都遠(yuǎn)小于相對應(yīng)的估算方法。在此基礎(chǔ)上，對串?dāng)_噪聲和襯底耦合噪聲提出了具體的的消減方法。 研究了電路結(jié)構(gòu)級的功耗——噪聲協(xié)同優(yōu)化方法。分析研究了閾值電壓對電路的性能和功耗影響，在保持電路速度性能不變的情況下，提出了基于電路模擬的數(shù)值求解方法，對電路的工作電壓——閾值電壓進(jìn)行優(yōu)化，從而實現(xiàn)電路的功耗——噪聲協(xié)同優(yōu)化設(shè)計。 以流水線模數(shù)轉(zhuǎn)換器電路為例，對其電路結(jié)構(gòu)進(jìn)行了功耗——噪聲的協(xié)同優(yōu)化設(shè)計，即采用全差分的分時并行處理結(jié)構(gòu)

4、，在電路實現(xiàn)中運用了OTA共享技術(shù)、動態(tài)偏置技術(shù)以及采樣電容的縮減等技術(shù)，對關(guān)鍵的差分輸入對管以及開關(guān)電容電路等應(yīng)用了多重隔離保護措施，基于0.25μm的混合信號CMOS工藝，對整個電路進(jìn)行了模擬仿真，其工作電壓為2.5V，采樣速率達(dá)到40M/s，功率消耗為23.3mW，芯片面積為1.6×1.0mm2，使整個ADC電路在滿足高速高分辨率的前提下實現(xiàn)了低功耗低噪聲的設(shè)計目標(biāo)。 本文的所做的工作，在國內(nèi)外關(guān)于數(shù)?；旌想娐返墓模肼?/p>