IP核低功耗測試研究與實(shí)現(xiàn).pdf

1、在芯片高集成高頻率低工藝尺寸的情勢下，隨著IP（Intellectual Property）核集成數(shù)量的越來越大，種類越來越多，芯片測試功耗問題愈加突出，功耗過高引起的溫度提升將導(dǎo)致電壓降（IR_drop）、芯片失效甚至燒毀，降低測試通過率，加大芯片封裝費(fèi)用，限制芯片的應(yīng)用環(huán)境。因此，對IP核的低功耗測試研究有很大的實(shí)際意義，本文在充分分析前人工作的基礎(chǔ)上，提出了IP核測試的低功耗解決方案。其基本思想是設(shè)計一個標(biāo)準(zhǔn)化的測試調(diào)度結(jié)構(gòu)，既用

2、于IP核的存儲器測試，又用于IP核的掃描測試，并且結(jié)合IP核復(fù)用需求，作層次化應(yīng)用考慮；然后通過測試調(diào)度來達(dá)到降低功耗的目的。
　　本研究主要內(nèi)容包括：⑴深入研究了基于IP核復(fù)用帶來的低功耗可測性設(shè)計挑戰(zhàn)，從存儲器測試和掃描測試兩個方面分析了當(dāng)今典型的低功耗技術(shù)；針對微觀上低功耗措施已難滿足功耗要求，提出了本文的宏觀調(diào)度方案，并解決了以往調(diào)度測試所控粒度過大、沒有考慮IP核復(fù)用后的層次化設(shè)計問題。⑵IP核低功耗存儲器內(nèi)建自測試（M

3、emory Built In Self Test，MBIST）設(shè)計與實(shí)現(xiàn)；完成了MBIS T調(diào)度結(jié)構(gòu)的標(biāo)準(zhǔn)化設(shè)計，以自主某型DSP核為例進(jìn)行了調(diào)度結(jié)構(gòu)的層次化設(shè)計，通過模擬和功耗評估，驗(yàn)證了低功耗調(diào)度結(jié)構(gòu)的功能正確性和降耗有效性。同時，采用模式鏈實(shí)現(xiàn)層次化調(diào)用，降低了可測性設(shè)計難度，增加了測試調(diào)度的靈活性。⑶IP核低功耗掃描設(shè)計與實(shí)現(xiàn)；借鑒上述低功耗M BIS T調(diào)度結(jié)構(gòu)的設(shè)計方法，完成了低功耗掃描測試調(diào)度結(jié)構(gòu)的標(biāo)準(zhǔn)化和層次化設(shè)計，結(jié)合