專用于SRAM失配特性研究的可尋址測(cè)試芯片的研究與實(shí)現(xiàn).pdf

1、隨著集成電路制造的工藝尺寸不斷減小，集成電路制造工藝越來越復(fù)雜，由缺陷引起的成品率問題漸趨嚴(yán)重。晶體管的失配問題也因?yàn)楣に嚦叽绲臏p小而變得嚴(yán)重，失配問題對(duì)集成電路的性能的影響非常明顯，從而會(huì)造成成品率的問題。SRAM單元中的晶體管由于尺寸更小，設(shè)計(jì)更加緊湊，設(shè)計(jì)規(guī)則更嚴(yán)格等問題，SRAM單元中晶體管的失配問題更加嚴(yán)峻。測(cè)試芯片作為監(jiān)測(cè)制造工藝缺陷，評(píng)估產(chǎn)品可靠性和提取器件工藝參數(shù)的工具，對(duì)提升集成電路制造工藝成品率起著舉足輕重的作用?？?/p>

2、尋址測(cè)試芯片由于在放置測(cè)試結(jié)構(gòu)的數(shù)量上具有非常大的優(yōu)勢(shì)而成為測(cè)試芯片分支的研究熱點(diǎn)。本文圍繞更高面積利用率和測(cè)試精度的專用于SRAM失配特性研究的可尋址測(cè)試芯片展開了研究:
　　1)針對(duì)SRAM的特殊結(jié)構(gòu)，提出了一種專用于SRAM單元中晶體管對(duì)的失配特性研究的測(cè)試結(jié)構(gòu)的設(shè)計(jì)方法。對(duì)于SRAM單元中的PD、PG和PU三種類型的晶體管對(duì)，分別設(shè)計(jì)了其對(duì)應(yīng)的測(cè)試結(jié)構(gòu)。這些測(cè)試結(jié)構(gòu)都是在原始的SRAM單元版圖的基礎(chǔ)上修改而得到的，修改的原

3、則是保持其前端設(shè)計(jì)不變，修改部分金屬繞線隔離待測(cè)晶體管與其他晶體管的連接，并且修改后的測(cè)試結(jié)構(gòu)版圖保持對(duì)稱。
　　2)針對(duì)專用于SRAM單元晶體管對(duì)的失配特性的測(cè)試設(shè)計(jì)了放置在劃片槽的可尋址測(cè)試芯片。該方法實(shí)現(xiàn)了在68×2381 um2的測(cè)試芯片面積內(nèi)放置120對(duì)DUT，并能夠準(zhǔn)確的測(cè)量每個(gè)DUT的晶體管性能參數(shù):飽和狀態(tài)下的漏極和源極之間的電流、亞閾值電流、飽和狀態(tài)下的閾值電壓和線性狀態(tài)下的閾值電壓。這種測(cè)試芯片在28 nm C