基于40nm的SAR ADC技術(shù)研究.pdf

1、逐次逼近型SAR ADC（successive approximation A/D converter）具有結(jié)構(gòu)簡(jiǎn)單、節(jié)省功耗的特點(diǎn)，因此隨著工藝尺寸的減小，SAR ADC相對(duì)于其他ADC架構(gòu)（例如pipelined ADC）逐漸顯示出兩大優(yōu)勢(shì)：（1）組成SAR ADC大部分電路為數(shù)字電路，在深亞微米及納米級(jí)工藝下，數(shù)字電路可以達(dá)到更快的速度。（2）SAR ADC不需要一個(gè)高增益高帶寬的運(yùn)放來(lái)獲取足夠的線性度。一個(gè)高性能的運(yùn)放不僅要占用

2、較大的功耗，同時(shí)還要受到短溝道效應(yīng)和電源電壓的限制。這些SAR ADC的優(yōu)勢(shì)使其在低壓低功耗應(yīng)用領(lǐng)域逐漸受到設(shè)計(jì)者的青睞。
　　本文基于40nm CMOS工藝，對(duì)逐次逼近型SAR ADC的系統(tǒng)架構(gòu)和關(guān)鍵單元電路進(jìn)行了深入的研究和分析，并設(shè)計(jì)了一個(gè)12位1MS/s的SAR ADC。
　　首先，為了獲得較優(yōu)的系統(tǒng)架構(gòu)，本文首先分析了DAC中影響系統(tǒng)性能的一些因素，主要包括電容失配，分段結(jié)構(gòu)，寄生電容等。根據(jù)分析和推導(dǎo)結(jié)果，選取了

3、全差分tri-level結(jié)構(gòu)為DAC的基本架構(gòu)。根據(jù)工藝廠商提供的單位電容值和失配的關(guān)系對(duì)DAC進(jìn)行了MATLAB建模，選取了合適的單位電容值和分段結(jié)構(gòu)，以保證在滿足精度要求的前提下，盡量減小采樣電容的值和功耗。
　　然后著重研究了柵壓自舉開(kāi)關(guān)、動(dòng)態(tài)比較器和時(shí)序控制電路。由于本文的設(shè)計(jì)目標(biāo)為12位的ADC，用傳統(tǒng)的latch作比較器難以達(dá)到想要的精度。因?yàn)閯?dòng)態(tài)比較器與傳統(tǒng)的靜態(tài)比較器相比，不需要偏置電路，沒(méi)有靜態(tài)功耗，因此比較器選

4、用了一個(gè)兩級(jí)的動(dòng)態(tài)比較器，第一級(jí)為動(dòng)態(tài)預(yù)放大，第二級(jí)為 latch。著重分析了影響動(dòng)態(tài)比較器噪聲的主要因素，并分析了減小動(dòng)態(tài)比較器噪聲的方法。
　　最后，分析了深亞微米及納米工藝下的STI效應(yīng)和WEP效應(yīng)，并介紹了在電路和版圖中解決STI效應(yīng)和WEP效應(yīng)的方法?；?0nm CMOS工藝完成了各個(gè)關(guān)鍵單元電路以及整體SAR ADC版圖的實(shí)現(xiàn)，并對(duì)整個(gè)12位1MS/s SAR ADC進(jìn)行了后仿驗(yàn)證。后仿結(jié)果表明：在采樣頻率為1MHz