CMOS集成電路ESD保護(hù)研究.pdf

1、本論文提出了幾種簡單的靜電放電防護(hù)技術(shù)在靜電放電下啟動(dòng)的工作機(jī)制，并將其應(yīng)用在亞微米或深亞微米互補(bǔ)式金屬氧化物半導(dǎo)體集成電路（CMOS IC）的靜電放電防護(hù)設(shè)計(jì)上，以避免集成電路受到靜電放電的破壞。在互補(bǔ)式金屬氧化物半導(dǎo)體（CMOS）集成電路中，隨著量產(chǎn)制程的演進(jìn)，器件的尺寸已經(jīng)縮減到深亞微米（deep-submicro）階段，以增進(jìn)集成電路（IC）的性能及運(yùn)算速度，以降低每顆芯片的制造成本。但隨著器件尺寸的縮減，半導(dǎo)體元件的結(jié)面擊穿（

2、Junction Breakdown）電壓越來越接近于柵極氧化層（Gate Oxide）的擊穿電壓，所以集成電路的靜電放電防護(hù)設(shè)計(jì)方法也越來越困難。通過本論文的研究討論，基本掌握集成電路的靜電放電防護(hù)設(shè)計(jì)的方法和策略以及針對(duì)不同的集成電路如何選擇最佳的靜電放電防護(hù)方案。
　　首先，從靜電放電的基本模型出發(fā)，了解各種模型的定義和標(biāo)準(zhǔn)。因?yàn)椴煌哪Ｐ蛯?duì)應(yīng)著不同的測(cè)試判定標(biāo)準(zhǔn)，所以靜電放電的測(cè)試也有很多種組合。同一引腳選擇的測(cè)試方法不同

3、，得到的靜電放電防護(hù)等級(jí)可能不同。另外，靜電損傷的失效模式及失效機(jī)理為深入分析集成電路的靜電放電損傷提供了基礎(chǔ)。
　　其次，從靜電放電防護(hù)基本元件在遭到靜電放電重?fù)粝聠?dòng)的基本原理為起點(diǎn)，分析各種元件在靜電放電重?fù)粝碌墓ぷ魈匦?，再結(jié)合靜電放電防護(hù)的概念和策略，設(shè)計(jì)出有效地靜電放電防護(hù)電路。為了提高CMOS集成電路的靜電放電防護(hù)能力，本論文主要從制程上的改進(jìn)、元件上的改進(jìn)和電路上的改進(jìn)入手，分別分析了為什么通過這些改進(jìn)能夠有效地提高

4、靜電放電防護(hù)能力及其各自的優(yōu)缺點(diǎn)。
　　最后，本論文還討論了全芯片的靜電放電防護(hù)問題。ESD防護(hù)已經(jīng)不單是輸入腳或輸出腳的ESD防護(hù)設(shè)計(jì)問題，而是全芯片ESD防護(hù)涉及問題。ESD損傷發(fā)生在輸入或輸出腳上，這是容易被發(fā)現(xiàn)以及解決的問題。但是，當(dāng)ESD損傷發(fā)生在IC的內(nèi)部電路，甚至在Mixed-mode IC的界面電路上時(shí)，要找到ESD損傷的部位而加以處理是很耗時(shí)間且困難極高的分析工作。因此，全芯片的ESD防護(hù)設(shè)計(jì)在IC開發(fā)階段就要被