CMOS集成電路ESD保護研究.pdf

1、本論文提出了幾種簡單的靜電放電防護技術在靜電放電下啟動的工作機制，并將其應用在亞微米或深亞微米互補式金屬氧化物半導體集成電路（CMOS IC）的靜電放電防護設計上，以避免集成電路受到靜電放電的破壞。在互補式金屬氧化物半導體（CMOS）集成電路中，隨著量產制程的演進，器件的尺寸已經縮減到深亞微米（deep-submicro）階段，以增進集成電路（IC）的性能及運算速度，以降低每顆芯片的制造成本。但隨著器件尺寸的縮減，半導體元件的結面擊穿（

2、Junction Breakdown）電壓越來越接近于柵極氧化層（Gate Oxide）的擊穿電壓，所以集成電路的靜電放電防護設計方法也越來越困難。通過本論文的研究討論，基本掌握集成電路的靜電放電防護設計的方法和策略以及針對不同的集成電路如何選擇最佳的靜電放電防護方案。
　　首先，從靜電放電的基本模型出發(fā)，了解各種模型的定義和標準。因為不同的模型對應著不同的測試判定標準，所以靜電放電的測試也有很多種組合。同一引腳選擇的測試方法不同

3、，得到的靜電放電防護等級可能不同。另外，靜電損傷的失效模式及失效機理為深入分析集成電路的靜電放電損傷提供了基礎。
　　其次，從靜電放電防護基本元件在遭到靜電放電重擊下啟動的基本原理為起點，分析各種元件在靜電放電重擊下的工作特性，再結合靜電放電防護的概念和策略，設計出有效地靜電放電防護電路。為了提高CMOS集成電路的靜電放電防護能力，本論文主要從制程上的改進、元件上的改進和電路上的改進入手，分別分析了為什么通過這些改進能夠有效地提高

4、靜電放電防護能力及其各自的優(yōu)缺點。
　　最后，本論文還討論了全芯片的靜電放電防護問題。ESD防護已經不單是輸入腳或輸出腳的ESD防護設計問題，而是全芯片ESD防護涉及問題。ESD損傷發(fā)生在輸入或輸出腳上，這是容易被發(fā)現(xiàn)以及解決的問題。但是，當ESD損傷發(fā)生在IC的內部電路，甚至在Mixed-mode IC的界面電路上時，要找到ESD損傷的部位而加以處理是很耗時間且困難極高的分析工作。因此，全芯片的ESD防護設計在IC開發(fā)階段就要被