集成電路的典型ESD防護設(shè)計研究.pdf

1、隨著半導體制造工藝的不斷發(fā)展，集成電路的特征尺寸在不斷縮小，靜電放電(Electro-Static Discharge，ESD)成為了影響集成電路產(chǎn)品可靠性的重要因素，針對芯片產(chǎn)品應用領(lǐng)域的不同，對應的ESD防護設(shè)計要求也不盡同。本文結(jié)合TCAD軟件對電流密度分布的仿真和TLP測試系統(tǒng)對器件的測試，對高壓BCD工藝和低壓CMOS工藝中的ESD防護器件的特性展開深入研究。本文的主要研究內(nèi)容如下：
　　(1)研究低壓工藝中Diode、

2、GGNMOS器件的ESD特性，通過多流片所得器件的測試數(shù)據(jù)，分析改變器件寬度、溝道長度等參數(shù)對其ESD特性帶來的影響;
　　(2)研究低壓工藝中基礎(chǔ)SCR的ESD特性，通過引入跨接N+形成LVTSCR，以此來降低其觸發(fā)電壓。在0.18um CMOS工藝下對LVTSCR進行流片，針對其維持電壓過低的問題，可通過拉長跨接N+到柵極距離和溝道長度等技術(shù)方法來獲得維持電壓的提高;
　　(3)基于0.35um BCD工藝下的大陣列LD

3、MOS，研究其ESD特性，發(fā)現(xiàn)當器件寬度大于15000um后，LDMOS能完成HBM模型下2KV的ESD自防護;增大漏端接觸孔到柵極距離能提升器件的失效電流，但會犧牲器件的驅(qū)動能力
　　(4)研究LDMOS在多次重復TLP打擊下的觸發(fā)電壓退化現(xiàn)象，通過實測數(shù)據(jù)和TCAD仿真得出漏端N+處在器件開啟時產(chǎn)生的熔絲是導致該現(xiàn)象的主要原因，發(fā)現(xiàn)在LDMOS的漏端N+和柵極之間插入P+形成LDMOS-SCR后能很好的避免這一現(xiàn)象;