功率集成電路中高壓ESD防護(hù)表面電流抑制模型與器件研究.pdf

1、高壓功率集成電路中靜電放電（Electro-Static Discharge，ESD）防護(hù)，對于系統(tǒng)的穩(wěn)定性和可靠性起到了至關(guān)重要的作用。研究功率集成電路ESD防護(hù)核心器件工作機理、提高高壓ESD器件防護(hù)能力，對縮短功率集成電路設(shè)計周期和縮減設(shè)計成本具有十分重要的現(xiàn)實意義。然而，高壓ESD防護(hù)器件在高壓高電場的作用下易產(chǎn)生電流集中問題，使器件出現(xiàn)晶格溫度惡化、泄漏電流增加、導(dǎo)通電阻增大，進(jìn)而誘發(fā)軟擊穿、泄放能力低下、強回掃等問題。國內(nèi)外

2、眾多學(xué)者提出包括深N阱縱向泄放LDMOS（Lateral Double-diffusion MOS）、槽柵LDMOS等一系列高壓ESD防護(hù)器件的新結(jié)構(gòu)以優(yōu)化泄放路徑、提高泄放能力。但高壓器件ESD特性受工藝參數(shù)影響很大，所提出的優(yōu)化手段在不同工藝間遷移時一致性很差，難以建立普適模型以指導(dǎo)ESD防護(hù)器件性能優(yōu)化；此外，工藝的調(diào)整也將降低兼容性并帶來制造成本的增加。
　　本文對功率集成電路中高壓ESD防護(hù)器件表面電流集中問題進(jìn)行研究，

3、提出了一個模型和兩項技術(shù)，即：提出表面電流抑制模型，并藉此發(fā)展了表面產(chǎn)生電流和表面輸運電流的抑制技術(shù)?；诒砻骐娏饕种颇Ｐ秃图夹g(shù)，對20V/40V外延工藝、190V SOI（Silicon On Insulator）工藝、700V單晶工藝條件下的不同器件進(jìn)行了優(yōu)化。此外，提出了LDMOS-SCR（Silicon Controlled Rectifier）器件二次回掃發(fā)生判據(jù)，并以此對其雙回掃特性進(jìn)行優(yōu)化。本文主要有以下工作：
　　

4、1、提出 ESD防護(hù)器件表面電流抑制模型?；谄骷w內(nèi)溫度分布及電-熱模型，結(jié)合二次擊穿發(fā)生條件，分析了表面電流集中造成的晶格溫度升高以及與此伴生的熱點（Hot Pot）問題；基于表面隧穿產(chǎn)生機理，分析了泄漏電流增加與表面電流集中的關(guān)系；闡述了表面電流集中導(dǎo)致的導(dǎo)通電阻增大，以及由此引起的ESD泄放能力降低問題。通過分析LDMOS器件在ESD應(yīng)力下的泄放原理，研究并總結(jié)了表面電流集中的產(chǎn)生原因，提出抑制表面電流來提高器件ESD泄放能力的

5、優(yōu)化模型，并發(fā)展出抑制表面電流集中的兩項技術(shù)：表面產(chǎn)生電流抑制技術(shù)和表面輸運電流抑制技術(shù)。
　　2、基于表面電流抑制模型和技術(shù)，指導(dǎo)高壓ESD防護(hù)器件性能優(yōu)化。
　?。?）表面產(chǎn)生電流抑制技術(shù)，即通過抑制表面電場峰值，降低表面碰撞電離產(chǎn)生率；或通過增強寄生器件電流增益，降低維持同樣泄放電流中雪崩倍增電流分量，以抑制表面局部產(chǎn)生電流。針對外延型20V/40V LDMOS，采用表面產(chǎn)生電流抑制技術(shù)，解決了由于隧穿和局部熱熔絲導(dǎo)致

6、的軟擊穿問題。實驗證實，優(yōu)化后20V LDMOS泄漏電流恒定在1nA甚至0.05nA，二次擊穿電流由原始器件的2.2A上升至4.0A；優(yōu)化后40V LDMOS泄漏電流恒定在約1nA，二次擊穿電流由原始器件的1.17A提升至1.62A。討論了LDMOS器件襯底寄生電阻與ESD特性的關(guān)系，通過增大襯底寄生電阻可增強寄生NPN電流增益，降低維持同樣泄放電流中雪崩倍增電流分量，從而抑制表面產(chǎn)生電流。設(shè)計了具有分段隔離式P+注入的器件源-襯結(jié)構(gòu)。

7、實驗證實，優(yōu)化后器件二次擊穿電流由1.0A提升至1.88A，將優(yōu)化結(jié)構(gòu)運用到芯片ESD防護(hù)中時，其HBM（Human Body Model）ESD能力由3KV上升至5.5KV。
　?。?）表面輸運電流抑制技術(shù)，即通過增強縱向寄生器件電流能力，以縱向分流來抑制表面橫向電流分量；或通過抑制縱向電場對自由載流子向表面吸附作用，來減小電流在表面的輸運量。針對單晶型700V LDMOS器件出現(xiàn)的強回掃，通過設(shè)計新的體內(nèi)縱向寄生器件 VPNP

8、，以分流來達(dá)到來抑制表面橫向電流分量的目的，避免因寄生NPN開啟導(dǎo)致強回掃發(fā)生。仿真結(jié)果顯示，新結(jié)構(gòu)電流泄放能力較原始器件提高約一倍。針對SOI基190V PDP（Plasma Display Panels）驅(qū)動芯片高壓電源鉗位，綜合運用抑制表面電流的兩項技術(shù)，采用深體泄放LIGBT（Lateral Insulated Gate Bipolar Transistor）替代常規(guī)HV（High Voltage） Diode器件。其寄生PNP

9、參與導(dǎo)電以降低雪崩倍增分量，從而抑制表面產(chǎn)生電流；其縱向電場將漂移區(qū)中的自由空穴推離器件表面，以抑制表面輸運電流。實驗證實，器件二次擊穿電壓由251V下降至217V，二次擊穿電流則由0.39A上升至0.52A。將深體泄放LIGBT應(yīng)用在PDP驅(qū)動IC中作為高壓電源鉗位，獲得了8KV的HBM ESD能力。
　　3、研究并優(yōu)化LDMOS-SCR器件雙回掃特性。分析單晶型5V CMOS工藝條件下 LDMOS-SCR器件雙回掃現(xiàn)象產(chǎn)生機理