ESD防護器件的電路級仿真及建模.pdf_第1頁
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文檔簡介

1、本文的主要內(nèi)容是對NMOS晶體管作為靜電放電(ESD)防護器件時的電路級仿真及模型建立。 隨著工藝特征尺寸的進一步減小，ESD問題已經(jīng)越來越成為芯片應用中的一個很大的破壞因素，從而也越來越成為芯片設計過程中必須考慮的一部分，而對于現(xiàn)今仿真工具中所能應用的作為ESD防護的器件的模型，卻仍然沒有得到很廣泛的研究和實現(xiàn)。本文正是在基于這樣的背景下進行了關于ESD防護器件的建模工作。 在深入學習了NMOS晶體管作為ESD防護器件

2、的物理機制的基礎上，我們首先使用Hspice工具對現(xiàn)有的模型進行了大電流注入時的仿真與分析，然后實現(xiàn)了一種完全使用Yerilog-A行為級描述語言在Cadence Spectre環(huán)境中進行定義和描述的針對NMOS晶體管作為ESD防護器件時的電路級簡潔模型。該模型由七個模塊組成，各模型獨立編寫，分別代表了NMOS在大電流注入時的各個主要物理組成部分。本文還對其中的柵引入漏端電流Igidl開展了一定的深入研究，進行了參數(shù)提取。最終，使用該模

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