基于20V NLDMOS結(jié)構(gòu)的ESD防護器件的設(shè)計.pdf

1、隨著半導(dǎo)體集成電路工藝技術(shù)的發(fā)展，集成電路芯片越來越容易受ESD（Electrostatic Discharge,靜電放電）問題的影響。目前，工業(yè)界大約高達30％的集成電路芯片的失效來源于ESD問題，每年給半導(dǎo)體產(chǎn)業(yè)帶來幾十億美元的損失。ESD問題帶來兩種可能的結(jié)果：一是直接導(dǎo)致IC（Integrated Circuit，集成電路）的失效，二是引起集成電路壽命縮短的問題。因此，為了保護半導(dǎo)體芯片免受ESD的破壞，研究和設(shè)計合理的ESD保

2、護結(jié)構(gòu)極其重要。
　　本文主要是針對一款基于20V工藝下NLDMOS（N channel Lateral Double-diffusion MOS，N溝道橫向雙擴散金屬半導(dǎo)體場效應(yīng)管）器件的ESD特性進行研究與優(yōu)化。文章首先基于ESD防護理論，介紹了二極管、BJT、MOS和SCR（Silicon Controlled Rectifier，可控硅）四種常用的ESD保護器件，同時說明高壓器件在設(shè)計中存在的一些難題。然后，通過TCAD的

3、Sentaurus仿真軟件深入研究NLDMOS在ESD脈沖下的工作性質(zhì)?；谠冀Y(jié)構(gòu)的TLP（Transmission Line Pulse，傳輸線）測試曲線，分析器件出現(xiàn)soft leakage（軟泄露漏電流）可能的原因，包括電場誘導(dǎo)和熱誘導(dǎo)，并提出解決器件soft leakage的方法，即增加漂移區(qū)LOCOS（Local Oxidation of Silicon，硅的局部氧化）長度。同時，借助仿真軟件分別分析了幾個器件參數(shù)對器件ES

4、D性能的影響，包括溝道長度、有源區(qū)長板長度、漏接觸孔到LOCOS的距離和襯底注入與源注入的距離，給出較優(yōu)參數(shù)值。另外，文章基于NLDMOS，設(shè)計了一個SCR結(jié)構(gòu)，通過仿真分析其工作特性，從而對SCR器件結(jié)構(gòu)進行優(yōu)化設(shè)計。文章的最后，介紹了測試結(jié)構(gòu)中所運用的版圖優(yōu)化技術(shù)，包括有源區(qū)的優(yōu)化和漏端端部接觸的優(yōu)化。
　　本文將采用優(yōu)化后的各個器件繪制成版圖在某公司的0.35μm BCD工藝下進行流片，測試分析所有測試結(jié)構(gòu)的ESD能力。結(jié)果