ESD防護設(shè)計的若干問題研究.pdf

1、本文主要從基于標準CMOS工藝的納米集成電路制造技術(shù),以及用于高壓、混合電壓的BCD工藝兩方面對其中出現(xiàn)的ESD現(xiàn)象進行解釋和解決方案的討論。所采用的集成電路制造工藝主要有0.18um、90nm、65nm、40nm等納米下的CMOS工藝和0.5umBipolar-CMOS-DMOS(BCD)高壓工藝。涉及到器件失效分析、新型的器件設(shè)計等方面。本論文對于ESD的測試主要采用的的Barth公司的4002傳輸線脈沖系統(tǒng)TLP,對所設(shè)計的防護結(jié)

2、構(gòu)與方案進行測試。本論文主要分為以下部分:
　　 低壓集成電路制造工藝中的ESD問題.主要討論了納米下先進制程中柵氧化層的失效問題,表征ESD的各項參數(shù)對于極薄氧化層擊穿電壓的影響,通過測試與分析得出薄氧化層在ESD情況下的擊穿電壓與ESD的速度、脈寬有關(guān),同時也與薄氧化層自身的厚度、面積、橫向結(jié)構(gòu)有關(guān)。
　　 用于低壓防護的ESD器件性能的研究。主要對低壓工藝下傳統(tǒng)二極管、GGNMOS及SCR的Ⅰ-Ⅴ特性、ESD能力及

3、寄生效應進行討論,對比了三種結(jié)構(gòu)各自的優(yōu)缺點,為之后的討論與結(jié)構(gòu)設(shè)計提供了理論支持。
　　 對用于65nm下I／O防護的LVTSCR結(jié)構(gòu)進行了相應的研究。研究了對LVTSCR ESD參數(shù)和性能有影響的尺寸結(jié)構(gòu)參數(shù),并基于以上的研究提出了一種具有高維持電壓的浮空N阱LVTSCR以及一種二極管輔助觸發(fā)的L,VTSCR結(jié)構(gòu)。
　　 對納米及以下工藝中使用的二極管串防護結(jié)構(gòu)進行了研究。討論了二極管串中所存在的達林頓效應(Darl

4、ington Effect)和SCR效應。為之后的DTSCR設(shè)計提供了參考。
　　 基于傳統(tǒng)的二極管輔助觸發(fā)的SCR(DTSCR)結(jié)構(gòu)提出了一種改進型的二極管輔助觸發(fā)SCR(Improved DTSCR)。該Improved DTSCR具有較小的觸發(fā)電壓和回滯電壓,非常適合用于65nm及以下工藝下核心電路的ESD保護。
　　 高壓BCD工藝中的ESD研究。其中討論了0.Sum BCD工藝中High Voltage MOS