MCU的ESD測(cè)試方法改進(jìn)及其IO防護(hù)設(shè)計(jì)研究.pdf

1、隨著電子產(chǎn)品跟電子系統(tǒng)數(shù)量的不斷增加，電子設(shè)備所處的電磁環(huán)境也越來(lái)越惡劣，電磁兼容性的問(wèn)題也越來(lái)越突出，因此解決在同一電磁環(huán)境下的電子設(shè)備不受外界影響而保持正常工作的問(wèn)題迫在眉睫，同時(shí)這個(gè)問(wèn)題也受到了越來(lái)越多的關(guān)注，這一點(diǎn)也是研究電磁兼容的意義。如今超大規(guī)模集成電路工藝不斷進(jìn)步，特征尺寸越來(lái)越小，從而靜電放電(Electrostatic Discharge)對(duì)IC可靠性帶來(lái)越來(lái)越顯著的危害。數(shù)據(jù)表明，30％-50％的芯片總失效數(shù)是由于

2、ESD/EOS所造成的。如今解決ESD的問(wèn)題主要是通過(guò)片外(off-chip)防護(hù)和片上(on-chip)防護(hù)單元來(lái)實(shí)現(xiàn)對(duì)芯片的保護(hù)，對(duì)于片上防護(hù)單元，設(shè)計(jì)初期由于我們并不知道其電路處理ESD的實(shí)際能力，因此需要在后期采用相應(yīng)的芯片級(jí)ESD測(cè)試方法來(lái)估量片上防護(hù)單元對(duì)ESD脈沖干擾的處理能力，經(jīng)過(guò)對(duì)芯片進(jìn)行反復(fù)的測(cè)試與設(shè)計(jì)只有當(dāng)芯片達(dá)到測(cè)試要求，芯片才會(huì)中流入市場(chǎng)。本文基于現(xiàn)有的系統(tǒng)級(jí)ESD測(cè)試方法，根據(jù)測(cè)試過(guò)程中遇到的問(wèn)題，提出了一種

3、改進(jìn)的微處理器ESD測(cè)試方法，并對(duì)微處理器I/O保護(hù)電路進(jìn)行了仿真優(yōu)化。
　　本研究分為三個(gè)部分：第一部分內(nèi)容介紹了一種MCU的ESD測(cè)試方法。首先根據(jù)對(duì)系統(tǒng)級(jí)的ESD測(cè)試方法IEC61000-4-2標(biāo)準(zhǔn)展開(kāi)研究，歸納和總結(jié)了系統(tǒng)級(jí)測(cè)試方法存在的不足。參照飛思卡爾現(xiàn)有的芯片上電ESD測(cè)試方法并對(duì)其進(jìn)行了改善，提出了一種改進(jìn)的微處理器測(cè)試方法。本文從ESD測(cè)試環(huán)境、測(cè)試PCB板級(jí)設(shè)計(jì)、測(cè)試板電路設(shè)計(jì)、測(cè)試具體流程以及測(cè)試軟件等方面來(lái)