數字集成電路老化建模與防護技術研究.pdf

1、隨著晶體管工藝尺寸的下降，數字電路的集成度日趨上升，在滿足高性能的同時，老化成為影響電路可靠度的主導因素之一。尤其在電路生命周期的后半階段，老化會導致電路發(fā)生時序違規(guī)甚至永久性失效故障。本文從兩個方面進行電路老化相關的研究工作:第一，基于負偏置溫度不穩(wěn)定性(Negative Bias Temperature Instability, NBTI)效應的物理機制，提出了一種更適用于設置時序余量的電路老化預測模型;第二，針對多處理器片上系統(tǒng)(

2、Multiprocessor System-on-Chip, MPSoC)的老化，在操作系統(tǒng)層面，采用任務調度算法緩解異構MPSoC的老化，以提高MPSoC可靠度。
　　為了提高數字電路的壽命，在設計電路的階段，采取一定的措施進行老化防護。常用的防護措施是設置一定的時序余量，保證一定生命周期的可靠度，準確的老化預測是設置時序余量的重要前提。隨著工藝尺寸進入納米級，NBTI成為導致電路老化的主導因素之一，針對NBTI老化效應設置時序

3、余量是NBTI老化防護的重要方法之一，預測NBTI效應下電路的老化程度，目前基于反應擴散機制建立的老化模型是主流模型，該模型顯示電路老化與時間呈指數函數關系。本文考慮NBTI空穴俘獲釋放機制，建立了一種新的老化預測模型(Trapping/Detrapping based Delay Prediction，TDDP)，該新模型顯示電路的老化與時間呈對數函數關系，并與Hspice仿真工具進行比較，準確性偏差在容忍范圍之內。針對設置時序余量的

4、老化防護方法，相比較已有的指數函數模型，新的TDDP模型可以節(jié)省更多的時序余量開銷。
　　隨著多處理器片上系統(tǒng)MPSoC的廣泛應用，數字集成電路老化給MPSoC的可靠度帶來嚴峻挑戰(zhàn)。高集成度的MPSoC片內互聯密度越來越大，片內晶體管數目的增長導致互連線的可靠度受到電遷移(Electromigration，EM)老化效應的影響越來越嚴重。本文基于EM效應下的MPSoC可靠度模型—平均無故障時間(Mean Time To Failu