納米集成電路軟錯誤評估方法研究.pdf

1、隨著集成電路工藝水平的不斷進(jìn)步，芯片集成度和性能大幅提升，而其面積和供電電壓卻不斷減小。但是，工藝尺寸的不斷縮減對集成電路的可靠性也帶來巨大挑戰(zhàn)。納米工藝下，軟錯誤是導(dǎo)致集成電路發(fā)生失效的重要因素。同時，負(fù)偏置溫度不穩(wěn)定性(NBTI)和傳播導(dǎo)致的脈沖展寬(PIPB)、考慮多時鐘周期的故障脈沖疊加等情形進(jìn)一步加重了集成電路失效。已有數(shù)據(jù)表明，組合邏輯發(fā)生軟錯誤的比重已與存儲器電路相當(dāng)，并且在已工作10年的最壞情況下，軟錯誤率(SER)和電

2、路延遲均有近20％的增加，導(dǎo)致電路更容易出現(xiàn)功能失效。
　　為了準(zhǔn)確評價不同電路對軟錯誤的敏感程度，并為電路的選擇性加固提供依據(jù)，本論文針對納米集成電路軟錯誤評估技術(shù)進(jìn)行研究，分別基于輸入向量、故障概率方法，并從協(xié)同考慮NBTI和PIPB導(dǎo)致故障脈沖的展寬、考慮多時鐘周期故障脈沖疊加的角度對軟錯誤評估方法進(jìn)行闡述，主要研究內(nèi)容和創(chuàng)新點(diǎn)如下:
　　(1)考慮扇出重匯聚的集成電路軟錯誤率評估。針對考慮扇出重匯聚的軟錯誤評估問題，

3、基于輸入向量方法，提出一種考慮扇出重匯聚的電路軟錯誤率評估方法。通過門級仿真和故障注入，使用提出的考慮扇出重匯聚的敏化路徑逼近搜索算法計(jì)算邏輯門到鎖存器的敏化路徑和管腳延遲;分別將不同有效寬度的單粒子瞬態(tài)(SET)故障脈沖在敏化路徑上傳播，并使用脈沖屏蔽模型評估電氣屏蔽和時窗屏蔽效應(yīng);最后使用提出的軟錯誤率評估方法計(jì)算可得電路總體軟錯誤率。實(shí)驗(yàn)結(jié)果表明，由于考慮扇出重匯聚的影響，進(jìn)一步提高了軟錯誤率評估的準(zhǔn)確度。
　　(2)考慮N

4、BTI效應(yīng)的集成電路軟錯誤率評估。針對SET脈沖在產(chǎn)生和傳播過程中發(fā)生展寬的問題，提出一種考慮NBTI效應(yīng)的集成電路軟錯誤率評估方法?；赟ET脈沖在產(chǎn)生過程中展寬的解析模型對初始SET脈沖進(jìn)行展寬，使用NBTI模型計(jì)算P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管閾值電壓增量并映射到工藝預(yù)測模型(PTM)卡;使用考慮老化的集成電路模擬程序(HSPICE)測量SET脈沖在門單元中傳播時的展寬，并同時考慮PIPB效應(yīng);最終將傳播到鎖存器的SET

5、脈沖進(jìn)行軟錯誤率計(jì)算。實(shí)驗(yàn)結(jié)果表明，提出的方法能夠準(zhǔn)確評估集成電路在其生命周期各個階段的軟錯誤率，并在設(shè)計(jì)階段為電路的選擇性加固提供參考。
　　(3)考慮多時鐘周期故障脈沖疊加的鎖存窗屏蔽模型。針對故障脈沖的疊加，以及疊加的故障脈沖在多個時鐘周期內(nèi)對鎖存器采樣的干擾問題，提出一種考慮多時鐘周期故障脈沖疊加的鎖存窗屏蔽模型。先計(jì)算考慮扇出重匯聚的敏化路徑和管腳延遲;然后在扇出重匯聚路徑上使用脈沖疊加計(jì)算方法對脈沖進(jìn)行疊加;最后對傳播

6、到鎖存器的脈沖進(jìn)行軟錯誤率計(jì)算。實(shí)驗(yàn)結(jié)果表明，提出的方法與不考慮多時鐘周期故障脈沖疊加的方法相比，在可容忍的時間開銷內(nèi)，平均提高7.5％的軟錯誤率評估準(zhǔn)確度。
　　(4)基于故障概率的集成電路軟錯誤率評估。針對輸入向量空間的不完備性，以及輸入向量方法的評估速度較慢的問題，提出一種基于故障概率的集成電路軟錯誤率評估方法。使用門級仿真器獲得各個邏輯門輸出端信號概率，將信號概率值進(jìn)行反轉(zhuǎn)以模擬故障注入，使用數(shù)據(jù)路徑檢索算法查找故障門到鎖