一種基于SystemVerilog的1394總線監(jiān)控邏輯驗證方法.pdf

1、總線監(jiān)控（Bus Monitor），顧名思義，就是對總線上通信的數(shù)據(jù)進行監(jiān)視和記錄。它作為仿真故障系統(tǒng)的重要組成部分，其功能的完整性、工作的可靠性以及開發(fā)的高效性，對于提高仿真系統(tǒng)的開發(fā)效率，縮短系統(tǒng)的研制周期起到一定積極作用?？偩€監(jiān)控的可靠性和有效性奠定了它對于驗證功能系統(tǒng)的重要地位。為了對系統(tǒng)的狀態(tài)、故障分析等進行定位，本文對設計的總線監(jiān)控功能模塊進行驗證，并提出了一種有效的驗證方法。
　　本文介紹了IEEE1394總線協(xié)議，

2、并介紹了總線監(jiān)控邏輯外圍的相關接口部件。通過對傳統(tǒng)驗證方法缺點的論述，最終確定采用System Verilog搭建的分層式的面向?qū)ο蟮囊环N高效的驗證方法。采用隨機激勵方式的發(fā)包機制對DUT進行功能驗證，最終完成了對該總線監(jiān)控功能模塊的充分完備驗證。
　　首先介紹IEEE1394協(xié)議并分析研究了協(xié)議結構，在此基礎上展開對本文的驗證對象總體架構的介紹。通過對總體架構的把握，可以了解驗證對象，即總線監(jiān)控功能模塊，包括對它的功能、組成部件

3、的詳細描述。只有對設計足夠的了解才能進一步去驗證它的功能。要驗證總線監(jiān)控功能，就必須對驗證平臺和驗證平臺的結構有所了解，最終選擇搭建層次化的SystemVerilog驗證平臺。SystemVerilog驗證平臺對比于傳統(tǒng)驗證平臺的特點，分別從語言、結構、功能方面作了詳細介紹。根據(jù)其功能設計的需求搭建專屬于總線監(jiān)控功能模塊的驗證平臺，并對平臺進行完整性測試。所有這些都是為了對設計功能更好的驗證，如何進行測試和測試的目的是重點，本文通過對測