數(shù)據(jù)路由系統(tǒng)基于SystemVerilog語言的驗(yàn)證.pdf

1、隨著系統(tǒng)設(shè)計(jì)的規(guī)模和復(fù)雜度呈指數(shù)上升，傳統(tǒng)的驗(yàn)證環(huán)境在可重用性、靈活性和驗(yàn)證效率等方面存在的缺點(diǎn)越來越明顯，顯然已無法滿足驗(yàn)證領(lǐng)域的需求，巨大的驗(yàn)證壓力迫使驗(yàn)證工程師必須突破傳統(tǒng)驗(yàn)證方法，開發(fā)新的驗(yàn)證技術(shù)和新的驗(yàn)證環(huán)境來提高驗(yàn)證效率，保證產(chǎn)品質(zhì)量。
　　 本文的主要任務(wù)是完成對(duì)數(shù)據(jù)路由系統(tǒng)的功能驗(yàn)證，因此如何有效地實(shí)現(xiàn)其系統(tǒng)級(jí)驗(yàn)證平臺(tái)，使其具有較強(qiáng)的靈活性和可復(fù)用性，并且自動(dòng)化程度高，是本文的研究難點(diǎn)和重點(diǎn)。
　　 本文

2、運(yùn)用SystemVerilog語言實(shí)現(xiàn)了基于VMM(Verification MethodologyManual for SystemVerilog)高級(jí)驗(yàn)證方法學(xué)的可擴(kuò)展的分層驗(yàn)證平臺(tái)，有效的提高了驗(yàn)證的充分性和可靠性以及驗(yàn)證效率，加速了項(xiàng)目開發(fā)進(jìn)程。本文通過腳本文件對(duì)驗(yàn)證平臺(tái)進(jìn)行仿真管理，實(shí)現(xiàn)了約束隨機(jī)激勵(lì)的生成、斷言的監(jiān)視、輸出數(shù)據(jù)的實(shí)時(shí)比對(duì)以及覆蓋率統(tǒng)計(jì)等自動(dòng)化功能。同時(shí)，驗(yàn)證平臺(tái)支持隨機(jī)測試向量約束條件的更改、自動(dòng)比對(duì)機(jī)制按需

3、求定制和功能覆蓋點(diǎn)的添加，使驗(yàn)證平臺(tái)的靈活性和可復(fù)用性達(dá)到最大化。此外，本文采用基于事務(wù)的建模方法，抽象層次高，使驗(yàn)證從信號(hào)級(jí)抽象到事務(wù)級(jí)，驗(yàn)證平臺(tái)的每個(gè)層次都能給其上層或測試用例提供一系列的服務(wù)，并通過抽象將低層次的細(xì)節(jié)隱藏起來，針對(duì)不同的測試用例，只需要修改測試場景和約束條件。
　　 本文實(shí)現(xiàn)的系統(tǒng)級(jí)分層驗(yàn)證平臺(tái)已經(jīng)成功應(yīng)用于數(shù)據(jù)路由系統(tǒng)的功能驗(yàn)證中，驗(yàn)證結(jié)果和覆蓋率均達(dá)到了預(yù)期的目標(biāo)，驗(yàn)證過程中充分體現(xiàn)了VMM驗(yàn)證方法學(xué)的