多碼率LDPC碼編譯器的FPGA實(shí)現(xiàn).pdf

1、由于低密度校驗(yàn)碼（Low Density Parity Check codes，LDPC碼）具有接近香農(nóng)限的誤比特率性能，使其成為眾多通信標(biāo)準(zhǔn)優(yōu)選的信道編碼方案。本文給出了多碼率LDPC碼編譯碼器的FPGA實(shí)現(xiàn)方案。
　　本文給出了適合FPGA實(shí)現(xiàn)的編譯碼算法。在編碼算法方面，重點(diǎn)在算法復(fù)雜度、編碼吞吐率和FPGA可實(shí)現(xiàn)性上進(jìn)行了研究，給出了簡(jiǎn)化Efficient編碼算法。在譯碼算法方面，在歸一化最小和算法的基礎(chǔ)上提出了一種改進(jìn)譯

2、碼算法。該算法在FPGA上實(shí)現(xiàn)時(shí)，只涉及加法、比較以及異或運(yùn)算。該改進(jìn)算法亦可應(yīng)用于分層譯碼算法。
　　本文利用提出的編譯碼算法對(duì)LDPC碼編譯碼器進(jìn)行了FPGA實(shí)現(xiàn)。提出了LDPC碼編碼器的結(jié)構(gòu)，優(yōu)化了校驗(yàn)碼元計(jì)算模塊和存儲(chǔ)模塊的實(shí)現(xiàn)。利用移位網(wǎng)絡(luò)實(shí)現(xiàn)了可重配置單碼率LDPC碼編碼器。提出了LDPC碼譯碼器結(jié)構(gòu)，該結(jié)構(gòu)采用了半并行計(jì)算方式和提前檢測(cè)技術(shù)，復(fù)用了存儲(chǔ)模塊和迭代計(jì)算模塊。本文采用硬件描述語(yǔ)言，以IEEE802.16e