多核處理器關(guān)鍵技術(shù)研究——運算陣列及存儲器的架構(gòu)與實現(xiàn).pdf

1、以處理器架構(gòu)而言，多核架構(gòu)正逐步取代傳統(tǒng)的單核架構(gòu)，并在嵌入式領(lǐng)域得到廣泛的應(yīng)用。多核處理器通過合理的任務(wù)調(diào)度和劃分，充分挖掘任務(wù)并行性，可以實現(xiàn)處理器性能的提升。但是對于大多數(shù)應(yīng)用，任務(wù)的并行性是有限的，因此處理器核數(shù)的增加并不總能帶來性能的同比提升。為了進一步提升性能，一個方案是將專用的或者可重構(gòu)的硬件加速部件與處理器耦合，令其協(xié)同工作。本文針對已有方案的優(yōu)缺點，創(chuàng)新性的提出了一種異構(gòu)運算陣列的架構(gòu)設(shè)計，很好的兼顧了硬件加速部件的高

2、效性與靈活性。
　　另一方面，存儲器管理和數(shù)據(jù)處理是多核處理器架構(gòu)設(shè)計中的一個具有挑戰(zhàn)性的方向，很大程度上影響著多核處理器的性能。隨著處理器核數(shù)的增加，分布式共享存儲體系已經(jīng)逐漸成為研究趨勢。本文對一種基于分布式共享存儲體系的多核處理器架構(gòu)進行研究，并對比評估系統(tǒng)性能。
　　本文的主要工作內(nèi)容和創(chuàng)新可以歸納為以下幾點:
　　(1)適用于運算陣列的雙層片上網(wǎng)絡(luò)互聯(lián)
　　本文提出了一種以片上網(wǎng)絡(luò)作為內(nèi)部互聯(lián)方式的異構(gòu)

3、運算陣列，并且有效的融合了包交換網(wǎng)絡(luò)與電路交換網(wǎng)絡(luò)。在通過包交換網(wǎng)絡(luò)對陣列進行靈活配置的同時，也實現(xiàn)了基于電路交換網(wǎng)絡(luò)的高效數(shù)據(jù)傳輸。這種雙層片上網(wǎng)絡(luò)的互聯(lián)方式也使得異構(gòu)運算陣列具有易擴展的特點，同時能夠在多核處理器中高度共享。
　　(2)影子寄存器文件映射
　　本文基于片上網(wǎng)絡(luò)和多核處理器的特點，將異構(gòu)運算陣列和多核處理器的通信接口映射在了處理器的影子寄存器文件上。處理器通過讀寫寄存器文件就能對運算陣列進行訪問，簡化了處理

4、器與運算陣列之間的協(xié)作方式。寄存器文件本身進行了可配置擴展，在提供通信接口的同時也提升了數(shù)據(jù)局部性。
　　(3)嵌入式應(yīng)用單元設(shè)計
　　本文對多媒體和通信這兩類主要的嵌入式應(yīng)用進行研究，設(shè)計專用的硬件加速單元以提升運算性能。但是這類單元本身具有一定的可配置性，同時在運算陣列中也提供加法器和乘法器等通用單元，從而兼顧了陣列單元的高效性和靈活性。
　　(4)24核處理器芯片實現(xiàn)與應(yīng)用實例
　　本文完成了異構(gòu)運算陣列與

5、24核處理器的系統(tǒng)集成，并在硬件RTL級設(shè)計和驗證后，進一步完成了芯片實現(xiàn)與測試。多核處理器系統(tǒng)采用了TSMC65納米低功耗工藝庫，并基于ICC ILM層次化設(shè)計流程實現(xiàn)布局布線。芯片包含兩種四核簇狀結(jié)構(gòu)，具有異構(gòu)運算陣列的稱為簇Ⅰ，沒有的稱為簇Ⅱ，共有四個簇狀Ⅰ和兩個簇狀Ⅱ。芯片面積為4mm*4.7mm，其中單個異構(gòu)運算陣列的面積為965um*742um，在1.2V供電電壓下最大時鐘頻率為850MHz。
　　(5)分布式共享存儲