面向多核架構的浮點協(xié)處理器設計技術研究.pdf

1、相對單處理器系統(tǒng)而言,多核系統(tǒng)芯片具有低功耗、高并行度等優(yōu)勢,從而保證了芯片性能的持續(xù)增長。但是隨著系統(tǒng)設計規(guī)模持續(xù)增長,仿真驗證會出現(xiàn)效率低和精度小等問題,需要效率更高、精度更好的建模方式；此外,現(xiàn)有的多核SoC中使用的通用處理器大都在軟件控制方面有優(yōu)勢,對一些實時性、高密度計算類應用而言,存在一定局限性。因此,本文在已有多核體系結(jié)構的基礎上,研究基于C語言的系統(tǒng)級設計方法及高性能浮點協(xié)處理器設計技術,研究面向多核架構的浮點協(xié)處理器軟

2、硬件協(xié)同驗證方法。
　　 本文的主要工作與貢獻如下:
　　 1、為了加快驗證的效率和提高仿真精度,實現(xiàn)結(jié)果比較和驗證,本文建立了基于C語言的浮點協(xié)處理器存儲精確型模型,并完成浮點協(xié)處理器系統(tǒng)級仿真測試。實驗結(jié)果表明系統(tǒng)級仿真模型提高了約九百倍的仿真速度,仿真結(jié)果可以精確到六位有效數(shù)字。
　　 2、使用“ARM處理器+協(xié)處理器”的運算結(jié)構,完成一款高性能浮點協(xié)處理器及其指令集設計:針對高精度浮點運算需要,完成定制功

3、能浮點指令的指令集設計,給出具有通用性功能的浮點指令；設置批處理運算模式以加速向量類運算,該模式針對同種類型運算的全流水操作,大大提高了運算效率。實驗結(jié)果表明浮點協(xié)處理器在FPGA平臺上最大工作頻率為200Mhz,計算結(jié)果可以五位有效數(shù)字。
　　 3、提出一種便于多核并行化軟件編程的單指令多數(shù)據(jù)流協(xié)處理器運算單元結(jié)構,可并行處理復數(shù)的實部和虛部；可實現(xiàn)DMA數(shù)據(jù)搬運、浮點數(shù)據(jù)運算與定點數(shù)據(jù)運算并發(fā)執(zhí)行。實驗結(jié)果表明多核系統(tǒng)的加速