基于FPGA的數(shù)據(jù)加密存儲(chǔ)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、移動(dòng)存儲(chǔ)設(shè)備因使用方便得到了廣泛應(yīng)用，在對(duì)其中存儲(chǔ)的數(shù)據(jù)進(jìn)行加密保護(hù)時(shí)，加密方式有硬件加密和軟件加密兩種。硬件加密方法因?yàn)榫哂兄T多軟件加密所不具備的優(yōu)勢，使得國內(nèi)外對(duì)它的研究越來越重視，密碼算法的硬件實(shí)現(xiàn)是這其中的核心內(nèi)容。隨著密碼學(xué)的發(fā)展，新的算法不斷取代舊算法，AES作為對(duì)DES的替代，在近幾年已經(jīng)廣泛應(yīng)用到工業(yè)與商業(yè)領(lǐng)域。AES算法的硬件實(shí)現(xiàn)，主要有ASIC和FPGA兩種實(shí)現(xiàn)方式，目前國內(nèi)用ASIC實(shí)現(xiàn)AES算法，在不計(jì)資源占用的

2、情況下，加密速度最快已能達(dá)到51.2Gbps。使用FPGA實(shí)現(xiàn)密碼算法與使用ASIC實(shí)現(xiàn)相比，可根據(jù)需要均衡速度與資源使用情況，具有較高靈活性。
　　本文使用DE2-70開發(fā)平臺(tái)，在Altera的CycloneⅡ EP2C70芯片上，實(shí)現(xiàn)了在128位初始密鑰模式下128位明文數(shù)據(jù)的AES加密算法。在實(shí)現(xiàn)AES算法的基礎(chǔ)上，編寫位寬轉(zhuǎn)換模塊，使加密部分可以與其他類型總線連接。在AES算法實(shí)現(xiàn)中，使用流水線技術(shù)，非對(duì)稱的密鑰擴(kuò)展算法實(shí)

3、現(xiàn)方式，提高算法執(zhí)行時(shí)的吞吐量，并盡量減少芯片資源的消耗。加密后的數(shù)據(jù)將被存入一個(gè)NOR Flash芯片。對(duì)于密文的驗(yàn)證則使用LCD，用可視化的方法證明算法實(shí)現(xiàn)的邏輯正確性。
　　AES算法部分、數(shù)據(jù)位轉(zhuǎn)換模塊以及Flash控制器均使用Verilog語言編寫，編譯環(huán)境是QuartusⅡ9.0。經(jīng)測試證明，所設(shè)計(jì)的AES算法模塊邏輯功能正確，可以對(duì)數(shù)據(jù)進(jìn)行加解密運(yùn)算，之后在LCD1602上顯示結(jié)果，并且能對(duì)16位輸入數(shù)據(jù)進(jìn)行加密，將