折疊計(jì)數(shù)器在片上系統(tǒng)測試中的應(yīng)用.pdf

1、隨著集成電路工藝的進(jìn)步及集成度的提高，特別是片上系統(tǒng)SoC的出現(xiàn)，越來越多的IP(Intellectual Property)核被集成到一個(gè)芯片上。這使得芯片在整個(gè)測試中的目標(biāo)故障數(shù)目大大增加，從而導(dǎo)致測試數(shù)據(jù)量隨之激增。測試數(shù)據(jù)量的增加使得測試成本顯著增加。
　　BIST擺脫了對昂貴的ATE的依賴，儀儀依靠片上的資源完成電路的測試，是解決SoC測試難題的有效方法之一。掃描設(shè)計(jì)因其良好的可控制性和可觀察性，是目前比較流行的DFT方

2、法之一。但是，每個(gè)測試向量在移入掃描鏈的過程中會(huì)帶來不必要的節(jié)點(diǎn)翻轉(zhuǎn)，這帶來了芯片測試中的高功耗問題。過高的功耗引起一些問題，如電路損壞，降低系統(tǒng)的穩(wěn)定性和可靠性，良品率下降等。本論文主要關(guān)注集成電路測試中大的測試數(shù)據(jù)量和高測試功耗。本文研究工作如下：
　　第一，本文介紹了集成電路發(fā)展現(xiàn)狀和SoC的測試相關(guān)基本知識(shí)，并且介紹了SoC測試過程中功耗產(chǎn)生的原因、測試功耗的模型，然后簡述了降低測試功耗方法的分類，說明控制移位功耗對芯片測