基于折疊計(jì)數(shù)器的多掃描鏈SoC內(nèi)建自測試方法研究.pdf

1、隨著集成電路制造工藝的不斷發(fā)展，單個(gè)芯片上集成的晶體管數(shù)目越來越多，通過復(fù)用各種IP 芯核，片上系統(tǒng)(SoC，System-on-Chip)的功能愈發(fā)強(qiáng)大。
　　 SoC 設(shè)計(jì)縮短了電路設(shè)計(jì)周期，降低了設(shè)計(jì)風(fēng)險(xiǎn)，但同時(shí)SoC的高集成度迅速提升了測試復(fù)雜性，使測試面臨巨大的挑戰(zhàn)。如何有效地壓縮海量測試數(shù)據(jù)，縮短過長的測試應(yīng)用時(shí)間，是當(dāng)前SoC測試急需解決的問題之一。本文就是圍繞這一問題展開討論的。
　　 先就SoC測試研究

2、現(xiàn)狀做了簡要的回顧，并列出了SoC測試的一些相關(guān)基礎(chǔ)知識(shí)，接著著重闡述了內(nèi)建自測試方法的概念、組成及分類等，可以發(fā)現(xiàn)測試模式生成器作為內(nèi)建自測試方法的一個(gè)組成部分，是重要且不可替代的。折疊計(jì)數(shù)器就是一種測試模式生成器，它取得了很高的測試數(shù)據(jù)壓縮率，一個(gè)n位的種子向量可以生成n+1個(gè)n位的測試向量，能夠有效地壓縮海量測試數(shù)據(jù)。
　　 但折疊計(jì)數(shù)器在生成測試模式時(shí)，一個(gè)時(shí)鐘周期只能生成一位測試數(shù)據(jù)，不利于降低測試應(yīng)用時(shí)間，且只能適用

3、于單掃描鏈結(jié)構(gòu)，阻礙了折疊計(jì)數(shù)器的進(jìn)一步推廣應(yīng)用。
　　 針對(duì)上述現(xiàn)象，提出了按時(shí)鐘測試的折疊計(jì)數(shù)器方案，即內(nèi)建自測試方法中的test-per-clock 方案[33]，這一方案只需要一個(gè)時(shí)鐘周期就可以完成一個(gè)測試向量的輸入，也就要求改進(jìn)后的折疊計(jì)數(shù)器一個(gè)時(shí)鐘周期生成一個(gè)測試模式，這極大地降低了測試應(yīng)用時(shí)間，并且保持了傳統(tǒng)折疊計(jì)數(shù)器[14]高測試數(shù)據(jù)壓縮率的優(yōu)勢，同時(shí)對(duì)應(yīng)的解壓結(jié)構(gòu)簡單、規(guī)則。
　　 考慮到按時(shí)鐘測試的折

4、疊計(jì)數(shù)器方案，在運(yùn)用輸入精簡技術(shù)后，改動(dòng)了掃描鏈結(jié)構(gòu)，本文還提出了按時(shí)鐘與掃描測試的折疊計(jì)數(shù)器方案，這一方案將折疊計(jì)數(shù)器應(yīng)用到多掃描鏈結(jié)構(gòu)電路，實(shí)現(xiàn)了真正意義上的串并結(jié)合的輸出模式，即一個(gè)時(shí)鐘周期可以生成一個(gè)掃描切片（scan slice）上的一組測試數(shù)據(jù)。
　　 該方案同樣保持了傳統(tǒng)折疊計(jì)數(shù)器高測試數(shù)據(jù)壓縮率的優(yōu)勢，并且采用了約束輸入精簡技術(shù)，在不改動(dòng)掃描鏈結(jié)構(gòu)的基礎(chǔ)上，大幅度降低了測試模式寬度，很好地平衡了被測電路端口數(shù)與測