邊界掃描結(jié)構(gòu)支持下的內(nèi)建自測(cè)試(BIST)IP核設(shè)計(jì)研究.pdf

1、隨著集成電路設(shè)計(jì)和制造水平的不斷提高,其測(cè)試面臨著越來(lái)越多的困難,可測(cè)性(Design For Testability,DFT)設(shè)計(jì)成為解決測(cè)試問(wèn)題的主要手段。目前比較成熟的可測(cè)性設(shè)計(jì)技術(shù)主要有掃描設(shè)計(jì)、內(nèi)建自測(cè)試(Built-in Self-test,BIST)、邊界掃描(Boundary Scan,BS)等。由于內(nèi)建自測(cè)試技術(shù)能在芯片內(nèi)部完成自測(cè)試,并且它在解決數(shù)字電路的測(cè)試問(wèn)題上具有很多優(yōu)點(diǎn),如能減少測(cè)試成本,實(shí)現(xiàn)全速測(cè)試,具有安

2、全性,封裝性,板級(jí)及系統(tǒng)測(cè)試的能力等,因此對(duì)于一個(gè)成熟的BIST技術(shù),如果能夠?qū)⑵浣?jīng)過(guò)簡(jiǎn)單移植而應(yīng)用于不同被測(cè)對(duì)象(Circuit Under Test,CUT),這將很大程度上節(jié)省設(shè)計(jì)時(shí)間及降低測(cè)試成本。
　　本文提出了邊界掃描結(jié)構(gòu)支持下的內(nèi)建自測(cè)試知識(shí)產(chǎn)權(quán)(Intellectual Property,IP)核設(shè)計(jì)方案,該方案主要根據(jù)IP核的設(shè)計(jì)流程對(duì)BIST結(jié)構(gòu)進(jìn)行了總體設(shè)計(jì)和分模塊實(shí)現(xiàn)。在本設(shè)計(jì)中,矢量生成器模塊設(shè)計(jì)與響應(yīng)分

3、析器模塊設(shè)計(jì)分別采用線性反饋移位寄存器(Lined Feedback Shift Register,LFSR)原理及雙特征分析原理進(jìn)行功能實(shí)現(xiàn),并且在各子模塊設(shè)計(jì)時(shí)均考慮到端口的連接功能與模塊的復(fù)用功能。對(duì)子模塊重構(gòu)后,本文成功構(gòu)造了一個(gè)標(biāo)準(zhǔn)化的BIST IP核模板,該模板可根據(jù)被測(cè)電路信息重構(gòu)標(biāo)準(zhǔn)模板,生成可用于仿真、綜合實(shí)現(xiàn)的測(cè)試用核。最后進(jìn)行該BIST IP核模板在邊界掃描結(jié)構(gòu)支持下的驗(yàn)證。
　　驗(yàn)證結(jié)果表明,該系統(tǒng)較好的完