基于可重構(gòu)兼容AES-128-192-256的優(yōu)化的硬件電路實現(xiàn).pdf

1、隨著信息化進程的發(fā)展，很多新型的通信和信息存儲技術(shù)不斷地涌現(xiàn)，如物聯(lián)網(wǎng)、移動存儲、云計算等技術(shù)，對信息安全提出了更高的要求。已使用30多年的數(shù)據(jù)加密標準(Data EncryptionStandard，DES)不再勝任當前的安全需求。高級加密標準(Advanced Encryption Standard，AES)作為新一代美國數(shù)據(jù)加密標準，是目前的國際標準。AES算法具有優(yōu)秀的加解密性能，簡單的實現(xiàn)形式，已經(jīng)越來越被信息安全界所采用。<

2、br>　　當前AES算法主要通過軟件與硬件兩種方式實現(xiàn)。軟件實現(xiàn)較為簡單，但處理速度較慢。本文針對網(wǎng)絡(luò)安全處理芯片中的AES加解密模塊大吞吐量以及節(jié)約面積的設(shè)計要求，設(shè)計一種新的兼容加密、解密以及三種不同密鑰長度(128、192、256)的混合流水線的硬件架構(gòu)。此架構(gòu)符合高速處理與節(jié)約面積的要求。在代碼實施過程中，采用實用有效的門控時鐘設(shè)計技術(shù)降低功耗。在重要模塊S盒的設(shè)計中，摒棄了需要大量存儲空間查找表法，采用有限域求逆法以及可重構(gòu)技

3、術(shù)復(fù)用正向字節(jié)替換與逆向字節(jié)替換中的有限域求逆模塊，在列混淆及逆向列混淆模塊的設(shè)計中采用拆分優(yōu)化表達式的方式，利用可重構(gòu)技術(shù)提高邏輯的利用率并且節(jié)約了面積。全部的模塊級設(shè)計均采用當前專用集成電路通行的設(shè)計方法，采用流水線技術(shù)，通過合理劃分邏輯功能減小邏輯長度，以達到較高的時鐘頻率。
　　本文研究并實現(xiàn)了AES算法專用集成電路的設(shè)計。在驗證方法學(xué)(Verification MethodologyManual，VMM)搭建的驗證平臺上