基于AES算法加密電路的可重構(gòu)研究與實現(xiàn).pdf

1、AES算法是2000年10月美國國家標(biāo)準(zhǔn)與技術(shù)研究所（NIST）提出來的新型高級加密算法標(biāo)準(zhǔn)，用來取代上一代的DES數(shù)據(jù)加密標(biāo)準(zhǔn)，自問世以來，AES算法在軟件和硬件的實現(xiàn)上一直備受人們關(guān)注，基于安全因素和速度的考慮，人們更關(guān)注于其在硬件實現(xiàn)上的研究。 本文把可重構(gòu)體系結(jié)構(gòu)的思想引入到AES算法中，對AES算法的實現(xiàn)進(jìn)行研究設(shè)計。根據(jù)數(shù)學(xué)有限域的性質(zhì)，首先通過研究Sbox盒生成原理，采用組合邏輯方式實現(xiàn)代替以往的查找表形式；再對輪

2、變換各個步驟進(jìn)行可重構(gòu)設(shè)計，通過對AES算法加密和解密的結(jié)構(gòu)的研究和優(yōu)化，最終達(dá)到了加密和解密過程的可重構(gòu)實現(xiàn)，以此減少了硬件電路的面積；為了減少時鐘延時，整個電路的實現(xiàn)采用流水線結(jié)構(gòu)，來提高數(shù)據(jù)處理速度；考慮影響數(shù)字電路功耗的因素，對電路進(jìn)行低功耗分析和設(shè)計。 對硬件實現(xiàn)而言，本文主要研究AES算法基于ASIC設(shè)計方法在IP核上實現(xiàn)，根據(jù)AES算法的特點，采用自頂向下，從邏輯層到物理層的多層設(shè)計方法，層層驗證確保各層設(shè)計的正確

3、，最終實現(xiàn)整體設(shè)計的正確性。在首先完成設(shè)計的體系結(jié)構(gòu)后，采用Verilog語言代碼的RTL級實現(xiàn)及功能驗證；再使用Synopsys公司的綜合工具Design Compiler將RTL級代碼綜合成對應(yīng)工藝庫的門級電路，并且通過前仿真Timing報告；最后使用Synopsys公司的自動布局布線工具Astro進(jìn)行布局布線以生成版圖。 本設(shè)計在Xilinx Virtex4 XC4V25平臺下進(jìn)行性能評估，在SMIC0．18μmCMOS工