部分可重構(gòu)AES算法的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、可重構(gòu)計(jì)算系統(tǒng)是在通用計(jì)算機(jī)和專(zhuān)用ASIC的基礎(chǔ)上發(fā)展起來(lái)的,它結(jié)合了通用計(jì)算機(jī)的靈活性和專(zhuān)用ASIC的高效性的優(yōu)點(diǎn),在加解密、信號(hào)處理以及模式識(shí)別等諸多領(lǐng)域有著重要應(yīng)用。部分重構(gòu)是一種新興的可重構(gòu)計(jì)算技術(shù),它使得可重構(gòu)計(jì)算系統(tǒng)在重新配置可重構(gòu)邏輯器件上的部分計(jì)算資源時(shí)不會(huì)影響器件上其余部分的功能,能實(shí)現(xiàn)系統(tǒng)資源的分時(shí)復(fù)用。與早期的可重構(gòu)計(jì)算技術(shù)相比,部分重構(gòu)技術(shù)能夠進(jìn)一步提高資源利用率和系統(tǒng)性能。 目前，國(guó)內(nèi)可重構(gòu)技術(shù)的研究大

2、多是在基于FPGA的可重構(gòu)平臺(tái)上進(jìn)行的,成功的應(yīng)用還停留在系統(tǒng)的靜態(tài)重構(gòu)的層次上。動(dòng)態(tài)重構(gòu)還在進(jìn)一步的研究過(guò)程中,它面臨著重構(gòu)時(shí)隙這樣的技術(shù)瓶頸。所謂重構(gòu)時(shí)隙就是,在數(shù)據(jù)重新配置時(shí),可重構(gòu)芯片的I/O引腳對(duì)外呈現(xiàn)高阻狀態(tài),重新配置結(jié)束后,才恢復(fù)對(duì)外的邏輯功能,這一時(shí)間間隔稱(chēng)為重構(gòu)時(shí)隙。本文針對(duì)上面的問(wèn)題,提出了部分可重構(gòu)的AES加/解密設(shè)計(jì)方法,并對(duì)基于模塊的部分可重構(gòu)設(shè)計(jì)方法進(jìn)行了深入的研究。主要內(nèi)容包括： 1.介紹了目前可重

3、構(gòu)計(jì)算技術(shù)的研究現(xiàn)狀和意義,分析了存在的問(wèn)題。然后在AES算法的理論基礎(chǔ)上,提出了基于模塊的部分可重構(gòu)的AES加/解密算法。并且進(jìn)行了部分可重構(gòu)驗(yàn)證方案的設(shè)計(jì)。 2.論述了基于模塊的部分可重構(gòu)AES加/解密算法的設(shè)計(jì)流程,對(duì)部分可重構(gòu)的AES加解密算法的代碼進(jìn)行了設(shè)計(jì)；對(duì)部分可重構(gòu)AES加解密算法的約束條件進(jìn)行了設(shè)計(jì)。對(duì)模塊實(shí)現(xiàn)過(guò)程中以及最后的編譯階段遇到的問(wèn)題進(jìn)行了分析和解決。然后在Xilinx Virtex-II Pro F