基于AES算法的可演化安全SoC原型設(shè)計(jì)與實(shí)現(xiàn).pdf

1、AES密碼芯片作為 AES密碼算法的重要載體，在電子商務(wù)、稅收、通信等領(lǐng)域有廣泛的應(yīng)用。計(jì)算機(jī)技術(shù)的進(jìn)步以及量子計(jì)算機(jī)的出現(xiàn)，使得原本安全的密碼系統(tǒng)變得不再安全，對(duì)AES密碼算法的安全性產(chǎn)生了一定威脅。旁路攻擊技術(shù)的發(fā)展，使得 AES密碼芯片的安全性進(jìn)一步降低。對(duì)AES密碼芯片的安全性進(jìn)行研究，提高AES密碼芯片的安全性變得尤為重要。
　　論文以構(gòu)建基于AES算法的可演化安全SoC原型為目的，研究可演化AES密碼芯片的關(guān)鍵技術(shù)。針

2、對(duì)AES算法中關(guān)鍵部件S盒的非線性、差分均勻度及雪崩效應(yīng)，設(shè)計(jì)了S盒演化生成算法，以提高AES算法的安全性。通過合并運(yùn)算步驟，設(shè)計(jì)基于T盒的加解密方法，有效提升了運(yùn)算速度。對(duì)AES算法加解密過程中的相似項(xiàng)進(jìn)行提取，提出了一種加解密復(fù)用輪電路結(jié)構(gòu)來有效節(jié)省電路資源。設(shè)計(jì)基于AXI-Lite總線的接口電路，結(jié)合加解密復(fù)用輪電路，實(shí)現(xiàn)了可動(dòng)態(tài)加載S盒的可重構(gòu)AES協(xié)處理器。在設(shè)計(jì)AES協(xié)處理器電路過程中，綜合考慮對(duì)旁路攻擊的防御，設(shè)計(jì)了基于掩

3、碼的抗功耗攻擊電路結(jié)構(gòu)；同時(shí)針對(duì)錯(cuò)誤注入攻擊，提出了一種基于數(shù)據(jù)冗余的容錯(cuò)電路結(jié)構(gòu)。在Modelsim平臺(tái)上，對(duì)AES協(xié)處理器的RTL級(jí)電路進(jìn)行了仿真驗(yàn)證?；赬ilinx的FPGA，選用Microblaze作為控制器并移植S盒演化生成算法，結(jié)合AES協(xié)處理器，實(shí)現(xiàn)了可演化安全SoC原型。為驗(yàn)證所設(shè)計(jì)的可演化安全SoC原型的正確性，設(shè)計(jì)了上位機(jī)程序及其與Microblaze間的通信接口和通信協(xié)議，達(dá)到SoC演化、加解密等過程在線顯示的目