應(yīng)用驅(qū)動(dòng)的多處理器片上系統(tǒng)能耗優(yōu)化技術(shù)研究.pdf

1、近年來(lái)僅僅依賴于制造工藝改進(jìn)的集成電路已不能滿足市場(chǎng)的需求，設(shè)計(jì)者們以復(fù)雜度和集成度更高的片上系統(tǒng)(SoC)來(lái)應(yīng)對(duì)。多處理器片上系統(tǒng)(MPSoC)已成為嵌入式系統(tǒng)的主流芯片解決方案，其極高的復(fù)雜度和集成度帶來(lái)嚴(yán)重的能耗問題，給設(shè)計(jì)者帶來(lái)重大挑戰(zhàn)。在SoC的設(shè)計(jì)流程中，既要需要對(duì)各系統(tǒng)模塊進(jìn)行能耗評(píng)估，并根據(jù)評(píng)估結(jié)果調(diào)整架構(gòu);同時(shí)還要基于各種高能效方法設(shè)計(jì)系統(tǒng)策略，設(shè)計(jì)相應(yīng)的軟硬件來(lái)使得系統(tǒng)運(yùn)行時(shí)達(dá)到最優(yōu)的能效。
　　很多研究都集中

2、在低功耗策略上，比如動(dòng)態(tài)電壓頻率調(diào)整(DVFS)和時(shí)鐘門控(Clock Gate)技術(shù)的研究。但是，低功耗并不意味著高能效，能效體現(xiàn)了能量的使用效率，體現(xiàn)了系統(tǒng)在單位能量下所能做的工作量。單純的低功耗技術(shù)往往導(dǎo)致系統(tǒng)運(yùn)行時(shí)間的延長(zhǎng)，在延時(shí)超過一定程度則反而降低了系統(tǒng)能效。為此，在考慮系統(tǒng)能效的時(shí)候需要將應(yīng)用的執(zhí)行時(shí)間考慮進(jìn)去，對(duì)系統(tǒng)中的各個(gè)模塊的能耗做定量的分析。其次，這些低功耗技術(shù)都基于較低層次的電路，比如寄存器轉(zhuǎn)換級(jí)(RTL)和門級(jí)

3、(Gate)，屬于SoC設(shè)計(jì)的后期階段。隨著MPSoC的設(shè)計(jì)復(fù)雜度提高，其開發(fā)周期加長(zhǎng)，在RTL級(jí)和門級(jí)的能耗評(píng)估和設(shè)計(jì)更加耗時(shí)。由于這兩方面的原因，如果SoC設(shè)計(jì)后期階段的能耗評(píng)估指標(biāo)不滿足規(guī)格要求，那么系統(tǒng)架構(gòu)調(diào)整將十分的棘手，因此需要研究更早期的能耗評(píng)估與能耗優(yōu)化技術(shù)。
　　為此，本文深入研究MPSoC系統(tǒng)的高能效技術(shù)，結(jié)合MPSoC中各個(gè)子系統(tǒng)自身特點(diǎn)，將復(fù)雜問題局部化，根據(jù)各子系統(tǒng)的特點(diǎn)來(lái)制定相應(yīng)的高能效方案。
　

4、　本文的研究包含以下三個(gè)方面:
　　1)處理器子系統(tǒng)能耗評(píng)估和優(yōu)化技術(shù)研究。為了早期能對(duì)處理器子系統(tǒng)在執(zhí)行系統(tǒng)應(yīng)用時(shí)的能耗進(jìn)行評(píng)估，本文首先提出一種改進(jìn)的指令層次的處理器能耗模型，并給出綜合使用剖析和標(biāo)注技術(shù)的能耗評(píng)估方法，該方法的MPSoC建模在虛擬架構(gòu)(VA)層和傳輸精確(TA)層進(jìn)行，兼顧評(píng)估的快速性和準(zhǔn)確性。使用通用的代碼分析工具GNU gcov來(lái)剖析VA層仿真時(shí)的統(tǒng)計(jì)數(shù)據(jù)，利用VA層仿真的速度，快速得到分析系統(tǒng)應(yīng)用能耗的

5、所需信息。然后，將VA層得到的信息標(biāo)注到TA層模型，利用TA層模型的更高精確度來(lái)進(jìn)一步評(píng)估處理器子系統(tǒng)能耗。最后，基于能耗分析結(jié)果，對(duì)以H.264/AVC解碼應(yīng)用驅(qū)動(dòng)的MPSoC處理器子系統(tǒng)進(jìn)行了優(yōu)化，將運(yùn)算復(fù)雜度過高的邏輯硬化成硬件加速器，在加速器的硬件實(shí)現(xiàn)過程中充分應(yīng)用能耗優(yōu)化架構(gòu)和技術(shù)。
　　2)存儲(chǔ)子系統(tǒng)能耗優(yōu)化技術(shù)研究。片上高速緩存(Cache)在存儲(chǔ)子系統(tǒng)中扮演著重要角色，貢獻(xiàn)了MPSoC的大部分能耗。本文提出一種對(duì)訪

6、問能自適應(yīng)和線程感知相結(jié)合的Cache分割策略。該策略中，針對(duì)多核處理器的數(shù)據(jù)類型，本文提出將Cache中的數(shù)據(jù)區(qū)分為獨(dú)享和共享，并根據(jù)數(shù)據(jù)類型區(qū)分訪問類型。然后提出一種支持Cache分割的軟硬件架構(gòu)，并綜合考慮訪問類型、應(yīng)用程序量和數(shù)據(jù)量，通過分割Cache給系統(tǒng)應(yīng)用分配和使用適量的存儲(chǔ)資源。進(jìn)一步地，本文將應(yīng)用線程數(shù)納入分析模型，使用整數(shù)線性規(guī)劃(ILP)的方法獲取最優(yōu)能耗結(jié)果和各處理器核心(Core)對(duì)應(yīng)的Cache分配。

7、　　3)通信子系統(tǒng)能耗優(yōu)化技術(shù)研究。為了避免任務(wù)映射、線程劃分及調(diào)度對(duì)通信子系統(tǒng)能耗的影響，本文首先提出一種綜合使用消息聚合和通信流水線技術(shù)的策略。該策略中，本文采用消息聚合技術(shù)來(lái)減少通信次數(shù)，從而減少因啟動(dòng)通信而產(chǎn)生的能耗。本文還采用通信流水線技術(shù)來(lái)隱蔽通信開銷，從而減少因等待通信而產(chǎn)生的能耗。進(jìn)一步的，本文對(duì)消息聚合和通信流水線技術(shù)進(jìn)行了量化分析，并采用基于ILP的方法確定通信流水線技術(shù)和消息聚合技術(shù)的使用，利用ILP方法的特性進(jìn)行