多處理器片上系統(tǒng)高性能總線(xiàn)互聯(lián)關(guān)鍵技術(shù)研究.pdf

1、隨著集成電路工藝技術(shù)的發(fā)展，能夠在單個(gè)芯片上實(shí)現(xiàn)一個(gè)復(fù)雜電子系統(tǒng)的基于IP核復(fù)用技術(shù)的SoC(System on Chip)設(shè)計(jì)方法學(xué)成為當(dāng)今數(shù)字集成電路的主流設(shè)計(jì)方法。然而MPSoC(Multi－Processor SoC)芯片中IP核的增多必然導(dǎo)致IP核之間通信量的增大，通信結(jié)構(gòu)成為片上系統(tǒng)性能的重要影響因素。因此，如何提供一套高性能系統(tǒng)互聯(lián)方案以提供芯片上大量處理核之間的片上數(shù)據(jù)傳輸基礎(chǔ)結(jié)構(gòu)已經(jīng)成為當(dāng)今SoC設(shè)計(jì)的關(guān)鍵技術(shù)之一。<

2、br>　　 本文結(jié)合西安電子科技大學(xué)自主研發(fā)的網(wǎng)絡(luò)處理器芯片的開(kāi)發(fā)需求，研究制定了針對(duì)包處理引擎特征的片上總線(xiàn)互聯(lián)協(xié)議XDBUS，并實(shí)現(xiàn)一整套片上總線(xiàn)實(shí)施方案。該方案提供4～8個(gè)處理器與多個(gè)共享資源的片上互聯(lián)，采用并行、分層的傳輸結(jié)構(gòu)，提供并行的命令總線(xiàn)和數(shù)據(jù)總線(xiàn)，在200MHz頻率下系統(tǒng)總線(xiàn)實(shí)際帶寬達(dá)到了6Gbps。
　　 針對(duì)下一代網(wǎng)絡(luò)處理器對(duì)片上通信帶寬的巨大需求，本文還研究了基于交叉開(kāi)關(guān)結(jié)構(gòu)的片上總線(xiàn)互聯(lián)方案。該方案為

3、處理單元與共享資源間提供多組并行總線(xiàn)以提高數(shù)據(jù)交互的并行性；命令總線(xiàn)與數(shù)據(jù)總線(xiàn)分離；為命令總線(xiàn)、讀總線(xiàn)以及寫(xiě)總線(xiàn)分別提供一組輕型仲裁器，從而可為系統(tǒng)設(shè)計(jì)者提供多種仲裁算法。此外，基于本仲裁方案中仲裁器獨(dú)立性的特點(diǎn)，系統(tǒng)總線(xiàn)的擴(kuò)展變得極其簡(jiǎn)單，從而提高了網(wǎng)絡(luò)處理器系統(tǒng)的可擴(kuò)展性。
　　 最后，本文完成了兩種互聯(lián)方案的功能驗(yàn)證及性能分析。在相同系統(tǒng)規(guī)模下對(duì)兩種互聯(lián)方案的總線(xiàn)理論帶寬、帶寬利用率以及理論總線(xiàn)延遲和傳輸時(shí)間作了詳細(xì)的分析