高性能處理器存取關(guān)鍵技術(shù)的設(shè)計(jì)與優(yōu)化.pdf

1、隨著半導(dǎo)體工藝和計(jì)算機(jī)體系結(jié)構(gòu)的不斷發(fā)展,高性能處理器的運(yùn)行速度和存儲(chǔ)器運(yùn)行速度之間的差異變得愈加明顯,成為制約處理器性能提升的因素之一。從指令執(zhí)行的角度分析,解決存儲(chǔ)墻問題就是提高存儲(chǔ)指令的執(zhí)行效率。論文以存取隊(duì)列為研究突破口,對高性能處理器中的存取關(guān)鍵技術(shù)進(jìn)行了研究和設(shè)計(jì)。
　　本論文對高性能處理器中的隊(duì)列設(shè)計(jì)和主要的優(yōu)化方法進(jìn)行研究,在載入指令重新執(zhí)行和“存儲(chǔ)脆弱窗”算法的基礎(chǔ)上,提出新的隊(duì)列設(shè)計(jì)方案,稱為ESVW。新的設(shè)計(jì)

2、充分利用載入和存儲(chǔ)數(shù)據(jù)的局部性,進(jìn)一步降低存儲(chǔ)系統(tǒng)被訪問的頻率。基于相同的設(shè)計(jì)思路,論文將存取隊(duì)列和分布式設(shè)計(jì)的思想引入陣列處理器設(shè)計(jì),提出基于存取隊(duì)列和分布式緩存的處理器架構(gòu),充分利用DSP陣列處理器中載入和存儲(chǔ)數(shù)據(jù)的局部性,緩解非規(guī)則數(shù)據(jù)存取操作靈活性差的問題,使存儲(chǔ)帶寬不再成為性能提升的瓶頸。
　　論文完成ESVW的RTL設(shè)計(jì)和邏輯綜合,并對性能、面積等參數(shù)進(jìn)行分析。借助SimpleScalar仿真器和SPEC測試程序,證實(shí)