用于高速A-D轉(zhuǎn)換器的低抖動時鐘穩(wěn)定電路設(shè)計.pdf_第1頁
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文檔簡介

1、在高速A／D轉(zhuǎn)換器中,低抖動時鐘在系統(tǒng)性能的提高上發(fā)揮著至關(guān)重要的作用。由各種因為引起的時鐘抖動往往會引起采樣點偏移,導(dǎo)致A／D轉(zhuǎn)換器的精度和信噪比下降,使得輸出信號增加不確定的頻譜毛刺、增大誤碼率等。因此,必須在片內(nèi)設(shè)計時鐘穩(wěn)定電路,為高速ADC提供低抖動的采樣時鐘。
　　 論文在概述時鐘占空比穩(wěn)定電路國內(nèi)外研究動態(tài)的基礎(chǔ)上,對鎖相環(huán)技術(shù)進(jìn)行了深入研究,并基于DLL原理,提出用于高速A／D轉(zhuǎn)換器的低抖動時鐘穩(wěn)定電路結(jié)構(gòu)。在此基

2、礎(chǔ)上,采用ASMC0.35μm3.3V BiCMOS混合信號工藝,對各模塊電路進(jìn)行分析設(shè)計,并著重研究了運(yùn)算放大器的性能對時鐘抖動的影響。在電路設(shè)計完成之后,具體分析了版圖設(shè)計中需要考慮的各種因素,對個別模塊在布線過程中需要注意的問題進(jìn)行重點討論,并給出了整體電路的版圖,面積約為900μm×780μm。
　　 使用Cadence Spectre仿真平臺對電路進(jìn)行整體仿真,結(jié)果表明,該時鐘穩(wěn)定電路能夠產(chǎn)生雙相非交疊時鐘。對于12

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