高壓碳化硅VDMOS器件的設(shè)計(jì)優(yōu)化與實(shí)驗(yàn)研究.pdf

1、碳化硅垂直雙擴(kuò)散金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(Silicon Carbide Vertical Double-diffusion Metal-Oxide-Semiconductor Field-Effect Transistor, SiC VDMOSFET,簡(jiǎn)寫為 SiC VDMOS)是以寬禁帶半導(dǎo)體材料碳化硅制造的新一代功率器件。碳化硅的大禁帶寬度、高臨界擊穿電場(chǎng)、高熱導(dǎo)率和高電子飽和漂移速度使其在大功率、高溫、高頻的電力電子領(lǐng)域

2、有非常廣闊的應(yīng)用前景。目前國(guó)外已有成熟的商業(yè)化 SiC功率器件,然而國(guó)內(nèi)該領(lǐng)域還處于初級(jí)研發(fā)階段。本文立足國(guó)內(nèi)科研單位實(shí)際條件,研究高壓4H-SiC VDMOS器件的靜態(tài)特性,優(yōu)化器件結(jié)構(gòu),研究關(guān)鍵工藝,以期為國(guó)內(nèi)研究提供參考。
　　本文通過(guò)計(jì)算機(jī)數(shù)值仿真,研究高壓4H-SiC VDMOS元胞結(jié)構(gòu)參數(shù)對(duì)導(dǎo)通特性和阻斷特性的影響,如JFET區(qū)寬度、溝道長(zhǎng)度、柵氧化層厚度和Pbase區(qū)摻雜分布。優(yōu)化元胞結(jié)構(gòu)后,進(jìn)行了場(chǎng)限環(huán)(Field

3、 Limiting Ring,FLR)和結(jié)終端擴(kuò)展(Junction Termination Extension,JTE)結(jié)終端結(jié)構(gòu)研究。首先在傳統(tǒng)場(chǎng)限環(huán)結(jié)構(gòu)基礎(chǔ)上提出了一種緩變環(huán)間距的場(chǎng)限環(huán)(Linearly Graded Field Limiting Ring, LG-FLR)終端結(jié)構(gòu),通過(guò)緩變?cè)龃蟮沫h(huán)間距調(diào)制終端有效橫向摻雜濃度,實(shí)現(xiàn)了電場(chǎng)的平滑分布和電勢(shì)的均勻降落,獲得了89％的終端效率,減小了終端面積。其次研究了能夠增大工藝容

4、差的刻蝕型 JTE結(jié)終端結(jié)構(gòu)。由于和 Pbase區(qū)同時(shí)注入形成的高摻雜劑量 JTE會(huì)導(dǎo)致器件的提前擊穿,因此采用刻蝕的方式降低其有效劑量,實(shí)現(xiàn)了高于FLR的終端效率。
　　針對(duì)高壓4H-SiC VDMOS器件制造工藝的特點(diǎn),本文重點(diǎn)研究了高溫離子注入工藝和溝道自對(duì)準(zhǔn)工藝。二次離子質(zhì)譜測(cè)試結(jié)果表明,借助SRIM/TRIM仿真軟件設(shè)計(jì)的離子注入能量和劑量得到了預(yù)期的 Pbase區(qū)、N+源區(qū)和 P+區(qū)摻雜濃度分布。另外,為實(shí)現(xiàn)無(wú)光刻誤差