頂極板采樣橋式電容陣列低功耗高速度逐次逼近型模數(shù)轉(zhuǎn)換器的研究與實(shí)現(xiàn).pdf

1、目錄掎要ZAbstract：!第一章研究背景3第二章所采用工藝的MOS管特性621跨導(dǎo)增益gm一622MOS開(kāi)關(guān)導(dǎo)通電阻823柵極漏電924標(biāo)準(zhǔn)單元9第三章高速度低功耗電容型SARADC部分重要的新技術(shù)1131開(kāi)關(guān)策略11311底極板采樣技術(shù)11312電荷共享技術(shù)13313項(xiàng)極板采樣技術(shù)1632減小意電容19321減小單位電容20322橋結(jié)構(gòu)電容陣列21第四章所實(shí)現(xiàn)SARADC的架構(gòu)、原理和時(shí)鐘策略2241整體架構(gòu)一2242原理2343

2、時(shí)序邏輯一25第五章電路模塊實(shí)現(xiàn)2751九位DAC27511基本功能27512寄生電容29513寄生電阻33514開(kāi)關(guān)3652比較器38521漏電38522亞穩(wěn)態(tài)39523失配41524噪聲4353SAR控制邏輯一44531邏輯優(yōu)化45532可調(diào)高速振蕩器46第六章測(cè)試結(jié)果及提高性能的措施4861測(cè)試前的準(zhǔn)備48611芯片封裝48612測(cè)試PCB板各模塊介紹49613搭建測(cè)試平臺(tái)5062測(cè)試結(jié)果一51621靜態(tài)性能測(cè)試結(jié)果51622動(dòng)態(tài)

3、性能測(cè)試結(jié)果52摘要隨著工藝和設(shè)計(jì)技術(shù)的進(jìn)步，不同類(lèi)型模數(shù)轉(zhuǎn)換器的應(yīng)用范圍不斷地?cái)U(kuò)大并產(chǎn)生重疊。在傳統(tǒng)設(shè)計(jì)中，幾十兆到幾百兆采樣速率、八位到十二位精度的應(yīng)用往往會(huì)采用流水線(xiàn)型模數(shù)轉(zhuǎn)換器。但現(xiàn)在逐次逼近型模數(shù)轉(zhuǎn)換器也能夠達(dá)到類(lèi)似的采樣速率和轉(zhuǎn)換精度，并因?yàn)槠涓叩哪芎男室约皩?duì)納米工藝的良好適應(yīng)性而更具競(jìng)爭(zhēng)力。本文提出了一款十位精度八十兆采樣速率的逐次逼近型模數(shù)轉(zhuǎn)換器。該實(shí)現(xiàn)能夠嵌入到片上系統(tǒng)。頂極板采樣技術(shù)和橋式電容結(jié)構(gòu)極大地減小了總電

4、容大小，從而為實(shí)現(xiàn)高速度低功耗提供可能。三排電容的版圖方式較好地減小了橋式結(jié)構(gòu)敏感的寄生電容。為了克服納米級(jí)工藝下嚴(yán)重的柵極漏電，比較器前置了特殊的防漏電輸入級(jí)。80MS／s的高采樣率需要在內(nèi)部實(shí)現(xiàn)接近千兆頻率的可調(diào)時(shí)鐘發(fā)生器。測(cè)試結(jié)果驗(yàn)證了該款芯片較高的功耗效率。全芯片采用1P9M65納米GPCMOS工藝，在只消耗16mW的能量下實(shí)現(xiàn)峰值信納比為483dB，功耗效能為948fl／conversionstep。關(guān)鍵詞：逐次逼近型、模數(shù)轉(zhuǎn)