三維疊層芯片封裝的可靠性研究.pdf

1、隨著電子封裝技術向更小和更高密度方向發(fā)展,三維封裝方式應運而生。疊層芯片封裝提高了封裝密度,減小芯片之間的互連長度,使器件的運行速度得到提升,另外還可以通過芯片疊層實現器件功能的多樣化,因此疊層芯片封裝技術得到越來越多的應用。但是電子封裝集成度的迅速增加,必然對封裝材料的熱傳導性能、介電性能、耐高溫性能等方面提出更高的要求,需要研究和開發(fā)與新的封裝技術相適應的新型封裝材料。與此同時,電子封裝向高集成、高密度的發(fā)展,電子組件所承載的力學、

2、熱學、電學負荷越來越高,因此電子封裝的可靠性驗證及研究就顯得尤為必要。
　　三維疊層芯片封裝技術需要考慮如何將多個芯片疊放到一起,因此關鍵是如何進行芯片與框架的粘貼,芯片與芯片的粘貼,芯片與塑封料的粘接,以及芯片與芯片之間電路的焊線連接。疊層芯片封裝需要減薄芯片的厚度,這樣做的目的是在芯片數量增加的情況下保持塑封體厚度不變,從而不必對封裝工藝進行大變動。然而芯片厚度的減小會帶來一些問題,包括芯片剛度的降低,在封裝過程中由于需要進行

3、加熱以及機械傳輸,產生的應力容易使芯片發(fā)生變形和斷裂。另外,疊層芯片整體厚度增加會導致芯片到塑封體表面的距離減小,水汽更容易侵入芯片和塑封料界面,導致分層的產生和擴展。
　　本論文首先在分析了疊層芯片封裝的特點之后,總結出工藝難點,包括晶圓研磨后應力發(fā)生翹曲和斷裂,芯片的粘貼,低弧度引線鍵合,封裝的潮敏感級別等,并根據這些結論設計實驗參數和方案。然后通過傳統(tǒng)環(huán)氧樹脂芯片粘合劑和環(huán)氧樹脂薄膜兩組芯片間的粘貼材料,使用成熟的TSOP(

4、Thin Small Outline Package)封裝形式,設計封裝流程,選擇材料和設備,安排疊層封裝工藝實驗。然后通過封裝制程控制計劃,對相應封裝工藝進行跟蹤,封裝完成后使用X射線和C-SEM檢測,進一步確認疊層芯片封裝的失效機制,提出工藝的改進方案。最后使用經過工藝優(yōu)化后的合格疊層芯片封裝樣品進行可靠性驗證和研究,包括預處理測試、恒溫恒濕測試、高速加速應力測試(非偏置)、高溫存放實驗和高低溫循環(huán)測試。最后通過分層失效機理的分析,