語(yǔ)音去噪算法的SOPC設(shè)計(jì)與實(shí)現(xiàn).pdf

1、在語(yǔ)音信號(hào)處理過(guò)程中，會(huì)受到干擾噪聲的影響，語(yǔ)音處理系統(tǒng)的性能會(huì)急劇下降。針對(duì)此問(wèn)題，語(yǔ)音去噪算法能夠盡可能從帶噪語(yǔ)音中提取純凈的語(yǔ)音，提高信噪比，研究語(yǔ)音去噪算法在語(yǔ)音信號(hào)研究領(lǐng)域有著重要的意義。
　　通過(guò)查閱大量相關(guān)國(guó)內(nèi)外文獻(xiàn)期刊，傳統(tǒng)的語(yǔ)音去噪方法如小波變換、濾波去噪算法等針對(duì)特定噪聲效果明顯且自適應(yīng)性差，并且大部分算法側(cè)重理論研究，耗時(shí)性大，未能在硬件平臺(tái)實(shí)現(xiàn)。所以本文提出了基于經(jīng)驗(yàn)?zāi)B(tài)分解(Empirical Mode

2、Decomposition，EMD)和快速獨(dú)立分量(Fast IndependentComponent Correlation Algorithm，F(xiàn)astICA)兩種語(yǔ)音去噪算法的設(shè)計(jì)方案，并在FPGA平臺(tái)上編寫程序?qū)崿F(xiàn)。本文完成的主要工作為:
　　在算法仿真方面，首先在MATLAB開發(fā)環(huán)境下對(duì)EMD算法和FastICA算法進(jìn)行仿真，采用TIMIT語(yǔ)音庫(kù)和Noise-92噪聲庫(kù)作為測(cè)試集，將純凈語(yǔ)音和噪聲信號(hào)以不同信噪比進(jìn)行混合

3、，通過(guò)對(duì)混合信號(hào)的處理結(jié)果來(lái)驗(yàn)證算法的正確性。
　　在算法實(shí)現(xiàn)方面，F(xiàn)astICA算法在Quartus開發(fā)環(huán)境下采用Verilog硬件描述語(yǔ)言實(shí)現(xiàn)，采用標(biāo)準(zhǔn)測(cè)試集，在modelsim環(huán)境下做時(shí)序仿真驗(yàn)證。將其封裝成IP核，添加到SOPC架構(gòu)中。EMD算法在NIOSⅡ IDE環(huán)境下利用C語(yǔ)言編寫完成，針對(duì)一些耗時(shí)的步驟，采用浮點(diǎn)數(shù)定制指令集進(jìn)行加速。
　　在系統(tǒng)實(shí)現(xiàn)方面，以NIOSⅡ處理器作為控制核心，以MIC接口采集語(yǔ)音數(shù)據(jù)