高效能計算型存儲器體系結構關鍵技術研究與實現(xiàn).pdf

1、高性能計算是信息產(chǎn)業(yè)的重要領域,在科學研究和國民經(jīng)濟的各個方面均有著極其廣泛的應用前景?！爸魈幚砥?協(xié)處理器”的混合計算體系結構以其獨特的效能優(yōu)勢已經(jīng)成為高性能計算機系統(tǒng)體系結構的重要發(fā)展趨勢之一。然而,面向混合計算的高性能計算協(xié)處理器設計目前仍然存在由于有限的片外存儲帶寬和片上通信帶寬而導致處理器實際性能發(fā)揮受限,效能不高等問題,面臨著“存儲墻”、“功耗墻”、并行編程以及核間通信等挑戰(zhàn)。
　　針對這些問題與挑戰(zhàn),本文從平衡系統(tǒng)設

2、計角度出發(fā),以存儲帶寬平衡和通信帶寬平衡為重點,以高效能為目標,提出了一種將嵌入式動態(tài)隨機存儲器(eDRAM)技術、片上網(wǎng)絡通信技術與多核技術有效融合的計算型存儲器體系結構。計算型存儲器采用經(jīng)典存儲器芯片的接口方式,以具有高性能并行計算能力和大存儲容量的協(xié)處理器形態(tài)出現(xiàn),采用異構多核SIMD結構針對計算密集型應用進行計算加速,可與主流的Intel,AMD等商用處理器有效協(xié)同、共享存儲,實現(xiàn)一種更加高效的混合計算體系結構的高性能計算機系統(tǒng)

3、。
　　圍繞高效能計算型存儲器的存儲系統(tǒng)設計、計算內(nèi)核設計以及片上通信網(wǎng)絡設計等重點內(nèi)容,本文系統(tǒng)深入地研究并解決了計算型存儲器體系結構和設計實現(xiàn)中的一系列核心理論與科學技術問題。
　　為了滿足協(xié)處理器對存儲器訪存帶寬的需求,本文深入研究了存儲系統(tǒng)對處理器實際性能的影響,采用存儲器-處理器片上集成的技術方案,提出了一種軟/硬件協(xié)同管理的計算型存儲器存儲系統(tǒng)層次結構和一種具有高速緩存功能的新型eDRAM結構。片上eDRAM存儲

4、密度高,存儲總線位寬大,訪存延遲小,有效提高了協(xié)處理器的存儲帶寬。
　　根據(jù)計算型存儲器面向的高性能計算應用領域,本文研究并提出了一種高性能計算內(nèi)核體系結構。計算內(nèi)核采用流水線縱向向量處理技術和功能單元子字并行技術,對應用中的大量數(shù)據(jù)并行處理進行了充分支持。針對經(jīng)典SIMD結構無法有效處理并行條件分支的不足,計算內(nèi)核實現(xiàn)了并行條件分支執(zhí)行技術,具有自主執(zhí)行復雜嵌套控制結構的能力。多個計算內(nèi)核自主并行地執(zhí)行分支控制,極大提高了搜索類

5、應用的程序執(zhí)行性能。
　　根據(jù)高性能計算應用中的數(shù)據(jù)通信需求,針對 Mesh網(wǎng)絡跳步通信次數(shù)多、網(wǎng)絡通信延遲長等不足,本文在經(jīng)典Mesh網(wǎng)絡結構基礎上,增加具有廣播和數(shù)據(jù)并行置換通信功能的BPN網(wǎng)絡,提出了一種模塊化和層次化的BP-Mesh片上網(wǎng)絡體系結構,具有高帶寬、低延遲、可擴展、控制靈活等特點。本文采用電路交換技術實現(xiàn)BP-Mesh網(wǎng)絡,并建立了BP-Mesh網(wǎng)絡的面積開銷模型、通信延遲模型以及能耗模型。實驗結果表明:所提出

6、的BP-Mesh片上網(wǎng)絡結構簡單,有效提高了網(wǎng)絡通信帶寬,顯著減少了網(wǎng)絡通信跳步次數(shù)和網(wǎng)絡通信延遲,并有效降低了片上網(wǎng)絡通信功耗。
　　為了有效對計算型存儲器的計算資源和存儲資源進行分配和調(diào)度,本文提出了一種計算與訪存顯式并行的并行編程模型ECMP,不僅有利于并行程序的開發(fā),而且有利于提高計算型存儲器的硬件資源利用率和存儲帶寬利用率,提高程序的執(zhí)行性能。
　　最后,本文基于UMC0.18μm CMOS工藝設計實現(xiàn)了一款四核計