基于互補(bǔ)阻性開關(guān)的邏輯器件設(shè)計(jì)方法研究.pdf

1、憶阻器具有工藝尺寸小、集成度高，可擴(kuò)展性好等優(yōu)點(diǎn)，在存儲(chǔ)、邏輯運(yùn)算和模擬信號(hào)處理等方面有巨大的應(yīng)用潛力，有望取代晶體管，引起技術(shù)變革。憶阻器主要包括雙極開關(guān)(BRS)和互補(bǔ)阻性開關(guān)(CRS)。由CRS構(gòu)建的crossabar能有效避免BRS中的漏電流問題，且適用于大規(guī)模集成，具有廣闊的應(yīng)用前景。
　　憶阻器在邏輯設(shè)計(jì)方面，已經(jīng)有不少的研究成果，如提出了實(shí)質(zhì)蘊(yùn)涵(IMP)系列，憶阻器比值邏輯(MRL)系列等方面的應(yīng)用。在存儲(chǔ)器上實(shí)現(xiàn)

2、邏輯運(yùn)算為智能型存儲(chǔ)的研究拓展了新的思路，也為突破經(jīng)典馮諾依曼計(jì)算機(jī)結(jié)構(gòu)提供有益的啟示。
　　為進(jìn)一步降低集成電路面積，豐富基于憶阻器的邏輯設(shè)計(jì)。本文提出基于CRScrossbar單元的一位比較器和一位半加器設(shè)計(jì)。首先，在單個(gè)CRS的有限狀態(tài)機(jī)(FSM)基礎(chǔ)上，本文分別總結(jié)輸出、輸入和狀態(tài)之間的關(guān)系。通過輸入，輸出，和狀態(tài)的關(guān)系，本文在單個(gè)CRS上用7個(gè)時(shí)序周期設(shè)計(jì)實(shí)現(xiàn)了一位比較器，使其三個(gè)邏輯功能均在同一個(gè)CRS單元上通過時(shí)序方

3、式實(shí)現(xiàn)。其次，對(duì)于雙層CRScrossbar單元，本文分析其FSM，總結(jié)輸入、狀態(tài)和輸出之間對(duì)應(yīng)的關(guān)系，并在5個(gè)時(shí)序周期內(nèi)設(shè)計(jì)實(shí)現(xiàn)了一位半加器。
　　通過SPICE進(jìn)行仿真，實(shí)驗(yàn)驗(yàn)證了所設(shè)計(jì)的一位比較器和一位半加器功能的正確性。通過DesignCompiler綜合分析，基于CRS的一位比較器和一位半加器相對(duì)45nm工藝的CMOS技術(shù)，其面積要縮小三個(gè)數(shù)量級(jí)?；贑RS的一位比較器和一位半加器，在芯片面積和集成密度上取得較大收益的同