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文檔簡介
1、隨著雷達技術(shù)的演變和發(fā)展,雷達成像技術(shù)已經(jīng)成為現(xiàn)代雷達技術(shù)的一個重要研究方向,其在軍用和民用領(lǐng)域中均占有舉足輕重的地位。大陣列成像雷達作為一種近些年發(fā)展起來的新型成像測量雷達,具有高的角度分辨率,能夠獲得清晰的目標(biāo)雷達圖像。然而由于采用大陣列成像需要進行大量的數(shù)據(jù)處理,所以成像系統(tǒng)的實用性和實時性問題成為了巨大的困難,可編程邏輯器件的出現(xiàn)很好的解決了這個難題。隨著近些年 FPGA技術(shù)的飛速發(fā)展,更高性能、更大集成度的FPGA技術(shù)為大陣列
2、成像系統(tǒng)的實現(xiàn)提供了一個可行的方案。采用FPGA的方式實現(xiàn)大陣列成像算法能夠滿足大量數(shù)據(jù)處理的要求,達到實時成像的需求,具有重要的軍事研究意義。
本文是對大陣列成像算法的FPGA實現(xiàn)研究,主要完成的工作包括以下幾個部分:
1.分析了大陣列成像技術(shù)以及大陣列成像算法,并在MATLAB軟件平臺上完成了該算法的仿真實驗,獲得了期望的成像結(jié)果,然后對算法的FPGA實現(xiàn)進行了整體框架設(shè)計和模塊劃分。
2.利用FPGA
3、設(shè)計和實現(xiàn)了算法中所需調(diào)用的基本單精度浮點數(shù)運算模塊,其中包括基本的四則運算模塊:浮點數(shù)加法器、浮點數(shù)減法器、浮點數(shù)乘法器;實現(xiàn)算法所需調(diào)用的其它基本模塊:單精度浮點數(shù)累加器模塊,256點單精度浮點數(shù)FFT運算模塊。其中浮點數(shù)加/減模塊,采用雙通道盡量并行化處理浮點數(shù)加/減算法的設(shè)計方案;單精度浮點數(shù)累加器與256點單精度浮點數(shù)FFT運算器均采用了流水線的設(shè)計方式,獲得了高的數(shù)據(jù)吞吐率。并完成了各個模塊的時序仿真實驗,實驗結(jié)果表明這些基
4、本的運算模塊都具有高的數(shù)據(jù)處理精度和較小的邏輯使用率及較高的數(shù)據(jù)處理速度。
3.搭建大陣列成像的子模塊,包括幅度和相位求取模塊,方差求取模塊,獲得成像前端數(shù)據(jù)的處理模塊,及后端復(fù)數(shù)取模模塊。其中幅度和相位求取模塊是基于cordic算法的向量模式實現(xiàn)的,成像前端的數(shù)據(jù)則是采用cordic算法的旋轉(zhuǎn)模式求解超越函數(shù)獲得的。完成了各個子模塊的設(shè)計和時序仿真,仿真結(jié)果表明各個子模塊都具有很好的數(shù)據(jù)處理性能。
4.將各個成像子
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