SoC測(cè)試優(yōu)化及其應(yīng)用技術(shù)研究.pdf

1、微電子技術(shù)的飛速發(fā)展使系統(tǒng)芯片（SoC,System-on-a-Chip）的出現(xiàn)成為可能。盡管 IP（Intellectual Property）復(fù)用的設(shè)計(jì)技術(shù)能加快SoC的設(shè)計(jì)過程，但隨著單個(gè)芯片上集成 IP核數(shù)目的增多，SoC的規(guī)模、復(fù)雜度直線上升，導(dǎo)致SoC測(cè)試面臨愈來愈大的挑戰(zhàn)。本文對(duì)當(dāng)前 SoC測(cè)試中存在的問題進(jìn)行分析，重點(diǎn)針對(duì)測(cè)試訪問困難、測(cè)試數(shù)據(jù)量大和測(cè)試功耗高這三個(gè)關(guān)鍵問題進(jìn)行研究，提出多種SoC測(cè)試優(yōu)化技術(shù)。
　

2、　針對(duì)IP核測(cè)試訪問困難的問題，本文在研究IP核測(cè)試標(biāo)準(zhǔn)——IEEE1500的基礎(chǔ)上，設(shè)計(jì)了一種 IP核測(cè)試封裝。該測(cè)試封裝不僅能夠?qū)崿F(xiàn)對(duì) IP核的各種測(cè)試，而且降低對(duì)IP核的訪問難度。
　　研究測(cè)試數(shù)據(jù)壓縮技術(shù)。內(nèi)容包括：（1）針對(duì)目前大多數(shù)編碼方法只對(duì)0游程進(jìn)行壓縮，并且對(duì)無關(guān)位賦值效率不高的現(xiàn)狀，本文提出了一種基于可變前綴的雙游程編碼壓縮技術(shù)。該方法將測(cè)試數(shù)據(jù)劃分為交替出現(xiàn)的0游程和1游程，并同時(shí)對(duì)0游程和1游程編碼。利用動(dòng)

3、態(tài)規(guī)劃算法對(duì)無關(guān)位賦值，從而進(jìn)一步提高壓縮效率。（2）分析基于固定長(zhǎng)度索引字典的壓縮方法的缺點(diǎn)，提出一種基于變長(zhǎng)度索引和位掩碼的字典的測(cè)試數(shù)據(jù)壓縮算法。該方法主要分為三步：首先，借鑒統(tǒng)計(jì)編碼的思想，采用變長(zhǎng)度索引代替固定長(zhǎng)度索引；其次，為了使團(tuán)劃分效果更好，引入位掩碼技術(shù)；最后，對(duì)于和條目不相容的測(cè)試片段，采用編碼方法對(duì)其進(jìn)一步壓縮。實(shí)驗(yàn)結(jié)果表明，與其它同類型壓縮算法相比，本文提出的兩種測(cè)試數(shù)據(jù)壓縮方法能夠利用較小的硬件開銷，獲得更高的