基于IEEE 1500和IP核的SoC測(cè)試優(yōu)化技術(shù)研究.pdf

1、密級(jí)桂林電子科技大學(xué)碩士學(xué)位論文題目題目:基于IEEE1500和IP核的SoC測(cè)試優(yōu)化技術(shù)研究（英文）（英文）SoCTestOptimizationTechnologyStudyBasedonIEEE1500StardIPCe研究生學(xué)號(hào):112081129研究生姓名:趙麗麗指導(dǎo)教師姓名、職務(wù)指導(dǎo)教師姓名、職務(wù):談恩民教授申請(qǐng)學(xué)科門類:工學(xué)碩士學(xué)科、?？啤I(yè):測(cè)試計(jì)量技術(shù)及儀器提交論文日期:2014年4月論文答辯日期:2014年6月年月

2、日摘要I摘要隨著集成電路制造工藝和設(shè)計(jì)水平的飛速發(fā)展，片上系統(tǒng)（SystemonChip，SoC）成為當(dāng)今集成電路設(shè)計(jì)的一大主流。但是如何對(duì)IP核以及整個(gè)SoC進(jìn)行測(cè)試卻成了設(shè)計(jì)的一大“瓶頸”。目前，關(guān)于SoC測(cè)試方面的研究取得一定的成果。在SoC優(yōu)化測(cè)試方面，人們進(jìn)行相應(yīng)的探索，由于IP核在芯片中的集成度越來越高，其測(cè)試可行性、測(cè)試時(shí)間和測(cè)試功耗，也越發(fā)受到關(guān)注，在現(xiàn)有SoC測(cè)試優(yōu)化技術(shù)和理論研究基礎(chǔ)上，本文針對(duì)測(cè)試時(shí)間問題展開進(jìn)一步

3、研究。本文在深入研究IEEE1500標(biāo)準(zhǔn)基礎(chǔ)上，研究掃描鏈平衡問題、單核及多核測(cè)試時(shí)間優(yōu)化問題，進(jìn)一步優(yōu)化SoC測(cè)試時(shí)間，并對(duì)SoC測(cè)試殼單元進(jìn)行設(shè)計(jì)，將優(yōu)化結(jié)果用于所設(shè)計(jì)的測(cè)試結(jié)構(gòu)中驗(yàn)證可測(cè)性。針對(duì)之前研究采用的BFD方法缺陷，本文利用差值二次分配TAD(ADJ)方法平衡掃描鏈，減小單個(gè)核的測(cè)試時(shí)間，獲得更為優(yōu)化的結(jié)果；再進(jìn)行多核測(cè)試調(diào)度，并采取對(duì)測(cè)試總線分組策略；尋求SoC測(cè)試時(shí)間最優(yōu)解的過程中，在測(cè)試范圍里應(yīng)用NSGAII算法，利

4、用其有效的搜索最優(yōu)解的特點(diǎn)，且解具有分布均勻，收斂性好的優(yōu)勢(shì)，進(jìn)行算法設(shè)計(jì)。以ITC’02標(biāo)準(zhǔn)測(cè)試集中的電路h953，d695，p22810，p93791電路為對(duì)象，進(jìn)行對(duì)比驗(yàn)證，測(cè)試結(jié)果表明，SoC測(cè)試時(shí)間得到優(yōu)化，且相應(yīng)的功耗也有所降低。最后，以一個(gè)所設(shè)計(jì)的電路為例，包括測(cè)試殼單元、旁路寄存器及指令寄存器的設(shè)計(jì)，將對(duì)測(cè)試總線分組優(yōu)化結(jié)果用于測(cè)試結(jié)構(gòu)并進(jìn)行驗(yàn)證，通過被測(cè)電路施加測(cè)試矢量，被測(cè)電路實(shí)現(xiàn)指令下各種工作模式，表明該測(cè)試結(jié)構(gòu)及