基于ieee1149.7標(biāo)準(zhǔn)的soc測試時間與測試功耗的優(yōu)化研究

1、密級碩士學(xué)位論文（全日制專業(yè)學(xué)位碩士）（全日制專業(yè)學(xué)位碩士）題目基于IEEE1149.7標(biāo)準(zhǔn)的SoC測試時間與測試功耗的優(yōu)化研究（英文）（英文）OptimizationStudyofSoCTestTimeTestPowerBasedonIEEE1149.7Stard研究生學(xué)號:1408304035研究生姓名:馬樹華指導(dǎo)教師姓名、職務(wù)指導(dǎo)教師姓名、職務(wù):黃新副教授申請學(xué)位類別:工程碩士領(lǐng)域:儀器儀表工程論文答辯日期:2017年6月摘要I摘

2、要隨著微電子技術(shù)與集成技術(shù)的不斷進(jìn)步，片上系統(tǒng)（SystemonChipSoC）已成為目前集成電路發(fā)展的主要技術(shù)之一。然而，基于IP核復(fù)用的SoC技術(shù)在加快芯片設(shè)計(jì)效率的同時，也帶來更多的測試問題。針對SoC測試難題，JTAG組織提出IEEE1149.7標(biāo)準(zhǔn)，該標(biāo)準(zhǔn)在IEEE1149.1標(biāo)準(zhǔn)的基礎(chǔ)上進(jìn)行相關(guān)的功能擴(kuò)展。本文在深入研究IEEE1149.7標(biāo)準(zhǔn)的基礎(chǔ)上，進(jìn)行基于TAP.7的SoC低功耗測試結(jié)構(gòu)設(shè)計(jì)，包括支持T0T3層功能的T

3、AP.7適配器、芯片級測試結(jié)構(gòu)及嵌入式測試結(jié)構(gòu)。該TAP適配器的添加將使IP核能支持TAP.7測試架構(gòu)并具有TAP.7功能，包括電源管理功能、星型拓?fù)溥B接支持等；芯片級測試結(jié)構(gòu)與嵌入級測試結(jié)構(gòu)設(shè)計(jì)則分別用于實(shí)現(xiàn)片上多TAPC結(jié)構(gòu)中的CLTAPC與EMTAPC的測試調(diào)試功能及TAPC的管理等。因此，通過添加這些測試結(jié)構(gòu)并運(yùn)用TAP.7技術(shù)，可極大降低SoC的測試功耗。同時，利用MVA算法對SoC測試拓?fù)浣Y(jié)構(gòu)進(jìn)行劃分設(shè)計(jì)以降低SoC總測試時

4、間，并基于該算法進(jìn)行改進(jìn)，從而尋找到一個最佳的拓?fù)鋭澐址桨甘筍oC測試時間最少。基于QuartusII及Modelsim仿真平臺，對基于TAP.7的測試結(jié)構(gòu)設(shè)計(jì)進(jìn)行仿真驗(yàn)證。仿真結(jié)果表明，該TAP.7適配器及兩種測試結(jié)構(gòu)均符合設(shè)計(jì)要求，并且以ITC’02基準(zhǔn)電路為測試對象的MVA算法設(shè)計(jì)驗(yàn)證結(jié)果表明，基于MVA算法的SoC測試拓?fù)浣Y(jié)構(gòu)劃分能夠降低總測試時間，最終達(dá)到SoC測試時間優(yōu)化的目的。關(guān)鍵詞：關(guān)鍵詞：IEEE1149.7標(biāo)準(zhǔn)；So