基于IP核的SOC設(shè)計(jì)關(guān)鍵技術(shù)研究.pdf

1、隨著SOC技術(shù)的快速發(fā)展，對(duì)IP核提出了越來(lái)越多的規(guī)范化、標(biāo)準(zhǔn)化、魯棒性要求，尤其IP核接口時(shí)序的柔性適應(yīng)能力、IP核參數(shù)化可配置能力已經(jīng)嚴(yán)重制約了SOC技術(shù)的發(fā)展。論文研究了當(dāng)前SOC設(shè)計(jì)中面臨的接口時(shí)序瓶頸、IP功能定制等關(guān)鍵問(wèn)題，提出了可復(fù)用IP核的TPCR（時(shí)序彈性接口）技術(shù)（包括彈性接口技術(shù)、接口再同步技術(shù)）、結(jié)合IP核參數(shù)化可配置設(shè)計(jì)技術(shù)，在USB2．0 IP核（863項(xiàng)目）、8位嵌入式微處理器IP核（校企合作項(xiàng)目）等設(shè)計(jì)工

2、程中，進(jìn)行了相關(guān)的技術(shù)驗(yàn)證。 首先，論文研究了可復(fù)用IP核的彈性接口技術(shù)，提出了TPCR IP核模型。傳統(tǒng)IP核接口時(shí)序約束缺乏彈性，導(dǎo)致SOC集成時(shí)序收斂周期很長(zhǎng)，甚至無(wú)法收斂，采用參數(shù)化可配置設(shè)計(jì)方法，并通過(guò)建立TPCR IP核模型，可以有效地解決傳統(tǒng)IP核的時(shí)序接口困擾。TPCRIP核模型由彈性延遲單元和再同步單元組成，其中，彈性延遲單元規(guī)范了IP核的接口時(shí)序約束，使得SOC集成者能夠在設(shè)計(jì)的各個(gè)階段，估算IP核的時(shí)序裕度

3、，并能夠在集成時(shí)無(wú)縫集成到SOC中而無(wú)需加入粘合邏輯；而再同步單元增加了IP核接口在不同時(shí)鐘域和異步信號(hào)之間的橋接功能，保證IP核能夠可靠地完成異步數(shù)據(jù)的傳輸。另外，彈性延遲單元中的數(shù)字控制端采用參數(shù)化可配置設(shè)計(jì)，數(shù)字控制端的參數(shù)值可以在設(shè)計(jì)的各個(gè)階段自由重置，從而改變IP核接口的延遲，增加IP核接口的時(shí)序柔性?；赥PCR模型的IP核設(shè)計(jì)技術(shù)在SOC設(shè)計(jì)項(xiàng)目中得到實(shí)際應(yīng)用，有效地加速了SOC設(shè)計(jì)中的時(shí)序收斂過(guò)程。 其次，論文研

4、究了參數(shù)化可配置USB IP核的設(shè)計(jì)（包括PHY IP核和LINK IP核兩部分），探索了LINK IP核的參數(shù)化設(shè)計(jì)方法。對(duì)LINK IP核的端點(diǎn)定義、端點(diǎn)類(lèi)型、傳送方式、端點(diǎn)的輸入/輸出存儲(chǔ)器、FIFO深度等細(xì)分功能都進(jìn)行了可配置參數(shù)定義，通過(guò)參數(shù)配置實(shí)現(xiàn)功能裁減。對(duì)AP數(shù)據(jù)接口采用再同步技術(shù)，隔離了USB時(shí)鐘域和AP時(shí)鐘域，使得IP核可以平滑連接到AP模塊，支持多時(shí)鐘域工作，拓展了AP端部件的選擇范圍。AP接口總線、UTMI數(shù)據(jù)總

5、線也采用參數(shù)實(shí)現(xiàn)可配置設(shè)計(jì)，通過(guò)修改參數(shù)設(shè)定即可匹配接口時(shí)序不同的IP核，從而完成IP核間的通訊。所設(shè)計(jì)的可配置LINK IP核，通過(guò)改變參數(shù)設(shè)置，其最小配置可以裁減至僅支持1個(gè)通用端點(diǎn)和每端點(diǎn)支持1種傳送方式，而最大配置則可擴(kuò)展到支持15個(gè)通用端點(diǎn)和每端點(diǎn)支持4種傳送方式。另外，PHY IP核和LINK IP核接口均采用彈性延遲技術(shù)，在IP核內(nèi)部即可實(shí)現(xiàn)接口延遲的調(diào)整，減輕了因接口延遲不匹配而帶來(lái)的設(shè)計(jì)困擾。為了驗(yàn)證了TPCR IP核

6、設(shè)計(jì)技術(shù)和參數(shù)化可配置設(shè)計(jì)技術(shù)，論文基于SMIC0．25μm CMOS工藝，進(jìn)一步完成了PHYIP核和LINKIP核的版圖設(shè)計(jì)和流片實(shí)驗(yàn)。結(jié)果表明，采用TPCR設(shè)計(jì)方法，該USB IP核接口時(shí)序范圍較寬、能夠適應(yīng)更多的外部IP時(shí)序，參數(shù)化配置使得IP核電路規(guī)?？缮炜s，較好地匹配不同的應(yīng)用需求。 再次，鑒于嵌入式處理器是應(yīng)用廣泛的核心IP核，是參數(shù)化可配置設(shè)計(jì)技術(shù)和TPCR IP核設(shè)計(jì)技術(shù)的關(guān)鍵應(yīng)用之一，論文設(shè)計(jì)了一款8位可配置嵌

7、入式微處理器IP核——XDMARC，其內(nèi)核包括ALU單元、通用寄存器堆、指令譯碼器等，兼容AVR指令集。通過(guò)參數(shù)化配置，其最小配置可以裁減至大約8000門(mén)（支持基本AVR指令和GPIO），而最大配置可擴(kuò)展至20000門(mén)以上（支持AVR擴(kuò)展乘法指令、更多外設(shè)）。仿真表明，在SMIC0．25μm CMOS工藝條件下，其最小配置性能可達(dá)200MIPS。外圍部件采用參數(shù)化開(kāi)關(guān)設(shè)計(jì)，通過(guò)參數(shù)設(shè)置，能夠選擇IP核支持的指令集，裁減IP核的功能和外設(shè)

8、。另外，采用TPCR技術(shù)進(jìn)行了IP核接口設(shè)計(jì)，其延遲參數(shù)可以根據(jù)集成環(huán)境的要求在系統(tǒng)設(shè)計(jì)階段、仿真驗(yàn)證階段、版圖布圖階段修改，使得XDMARC對(duì)總線架構(gòu)的適應(yīng)性更廣，在布局布線時(shí)自由度更大，減少SOC集成者因?yàn)樾盘?hào)間的相對(duì)延遲收斂要求而帶來(lái)的設(shè)計(jì)反復(fù)。 最后，對(duì)所設(shè)計(jì)的USB IP核、XDMARC IP核和其它IP核（UART、SRAM等）進(jìn)行了SOC集成驗(yàn)證，結(jié)果表明，采用TPCR設(shè)計(jì)技術(shù)可以有效地加速SOC設(shè)計(jì)中的時(shí)序收斂過(guò)