基于數(shù)字IP核的SOC測試結(jié)構(gòu)研究.pdf_第1頁
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文檔簡介

1、隨著集成電路制造技術(shù)的快速發(fā)展,系統(tǒng)芯片(SOC)逐漸成為現(xiàn)實。SOC將一個完整的系統(tǒng)集成在單個芯片上,從而縮小了系統(tǒng)的體積;SOC采用基于IP核的設(shè)計方法,從而縮短了設(shè)計周期,降低了芯片成本。但是IP核測試復用以及芯片級測試遇到了新的挑戰(zhàn),SOC的測試結(jié)構(gòu)研究也成為業(yè)界的焦點。
　　SOC測試結(jié)構(gòu)設(shè)計的關(guān)鍵是測試環(huán)(Wrapper),它不僅實現(xiàn)核與核之間的測試隔離,而且還為核提供測試數(shù)據(jù)的傳送通道。本文結(jié)合IEEE P1500測

2、試環(huán)和TestShell測試環(huán)結(jié)構(gòu),改進并實現(xiàn)了一種可行的測試環(huán)實現(xiàn)方案。其中,測試環(huán)結(jié)構(gòu)采用TestRail測試訪問機制(TAM),節(jié)省硬件面積開銷;測試環(huán)單元采用本文提出的一種改進型測試環(huán)單元結(jié)構(gòu)。設(shè)計了一種芯片級測試控制器,利用JTAG的測試控制器輸出測試環(huán)所需的控制信號,實現(xiàn)SOC內(nèi)部多核串行或并行測試。針對測試結(jié)構(gòu)規(guī)劃,本文對Wrapper以及TAM進行了優(yōu)化設(shè)計。采用最先擬合遞減(FFD)算法實現(xiàn)Wrapper優(yōu)化,利用模擬

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